KR20020055530A - 집적회로내의 코일 제조방법 - Google Patents
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Abstract
본 발명은 반도체 집적회로의 공정 중 회로 내에서 코일을 제조하는 방법에 관한 것으로, 기판 상부에 한쪽방향으로 반복된 반타원형의 제 1금속층(101)을 형성하는 제 1단계; 비아(via)(102) 공정을 행하는 제 2단계; 및 상기 제 1금속층과 반대방향으로 반복된 반타원형의 제 2금속층(103)을 형성하는 제 3단계를 포함하여 이루어진 집적회로 내에서 코일을 제조하는 방법을 제공한다.
Description
본 발명은 코일의 제조방법에 관한 것으로, 좀 더 상세하게는 반도체 집적회로의 공정 중 회로 내에서 코일을 제조하는 방법에 관한 것이다.
반도체 집적회로의 제조에 있어서 코일을 사용할 경우에 기존에는 외부에서 별도로 코일을 제조하여 인쇄회로기판 (PCB: Printed Circuit Board)를 이용하여 집적회로와 연결하여 사용하는 방법을 사용하여 왔으나, 비교적 큰 면적을 차지하게 되는 코일로 인하여 장비의 소형화를 이루는데 많은 어려움이 있었다. 또한 코일을 제조하는 기존의 기술은 유전체를 구리선으로 감아서 사용하였으므로 이에 따라 부피는 매우 클 수 밖에 없었다.
기존에는 반도체 장비의 기술적인 발전이 미비하여 금속배선을 1.4㎛ 이상으로 크게 형성시켜야 했다. 따라서 금속과 금속간의 절연을 위한 산화막의 특성도 현재 사용하는 고밀도 플라즈마를 이용한 유전체에 비하여 유전율이 매우 낮았으며, 누설전류 특성도 좋지 못했기 때문에 두 금속사이의 거리를 크게 유지해야만 했다. 이러한 이유로 집적회로내에서 코일을 제조하는 것은 거의 불가능한 상태였고 따라서 소자의 소형화에 제한이 있었던 것이다.
최근에 와서는 금속배선의 크기 및 간격을 감소시켜 소자를 소형화하는 것은 어느정도 한계에 다다랐으므로 다른 방법으로 소자의 소형화를 이루어야 하는 시점에 있는 것이다.
본 발명은 집적회로의 제조공정 중 회로 내에서 코일을 제조할 수 있도록 하는 방법을 제공하는 데에 그 목적이 있다.
도 1 은 본 발명에 따른 반원형의 제 1금속 패턴을 나타내는 도면.
도 2 는 제 1금속 패턴상부에 비아(via)패턴을 나타낸 도면.
도 3 은 본 발명에 따른 반원형의 제 2금속 패턴을 나타내는 도면.
도 4 는 본 발명에 따라 제조된 코일의 패턴을 나타내는 도면.
* 도면의 주요부분의 부호의 설명 *
101: 제 1금속층의 패턴102: 비아(Via)
103: 제 2금속층의 패턴
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명자는 회로기판과 별도로 코일을 제조하여 회로기판의 해당부분에 연결시키던 기존의 코일의 제조 및 연결방법을 탈피하여 회로기판내에서 코일을 제조함으로써 기기의 소형화뿐만 아니라 공정의 단순화의 효과를 얻을 수 있을 것이라는 좀에 착안하여 본 발명을 완성하게 되었다.
이에 따라 본 발명은 반도체 집적회로 공정에 있어서, 기판 상부에 한쪽방향으로 반복된 반타원형의 제 1금속층(101)을 형성하는 제 1단계; 층간 절연막 증착 후 비아(via)(102) 공정을 행하는 제 2단계; 및 상기 제 1금속층과 반대방향으로 반복된 반타원형의 제 2금속층(103)을 형성하는 제 3단계를 포함하여 이루어진 집적회로 내에서 코일을 제조하는 방법을 제공한다.
상기한 바와 같이 기존에는 기술적 발전의 미비로 인하여 집적회로내에서 코일을 제작하는 것이 사실상 불가능한 상태였으나, 최근 장비의 발달과 집적회로 기술의 발달로 금속의 선폭과 금속배선사이의 축소 및 고유전체의 형성이 가능해지게 되었고, 이에 따라 금속배선 공정과 비아 공정을 이용할 경우 회로기판내에서 코일을 제작하는 것이 가능하게 된 것이다. 이러한 방법에 따라 회로에서 필요로 하는 인덕턴스를 충분히 얻을 수 있으면서 회로의 소형화를 함께 도모할 수 있게 되었다.
첨부한 도면을 참고하여 본 발명을 좀 더 상세히 설명하기로 한다.
본 발명은 반타원형의 금속배선을 다중층(MLM; Multi-level-Metallization)으로 형성하는 공정에서 사용가능한 방법으로 제 1금속패턴형성공정 --> 비아공정 --> 제 2금속패턴형성공정을 통하여 코일을 제조하게 된다.
우선 첨부한 도 1과 같이 반복되는 반타원형의 제 1금속층의 패턴(101)을 형성한다. 이는 코일을 형성하는 아래쪽 금속층이 되며, 이 때 모든 모양은 균일한 크기와 간격으로 형성되어야만 균일하고 안정된 인덕턴스를 얻을 수 있게 된다.
이후 층간절연막을 증착한 후 첨부 도 2와 같이 제 1 금속과 제 2금속을 연결하기 위한 비아 패턴(102)을 형성하게 되는데, 이 때 층간절연막으로는 유전율이 높은 고밀도 필름(High density film)을 사용하는 것이 바람직하다. 상기 고밀도 필름은 고밀도 플라즈마(High density plasma)방법에 의하여 제조된 고유전체를 사용하는 것이 바람직하며, 층간절연막을 이용하여 코일의 인덕턴스를 중가시킬 수 있다.
이후 첨부 도 3과 같이 제 1 금속과 반대쪽방향으로 휘어진 반타원형의 제 2금속층 패턴(103)을 형성하며, 이는 코일을 형성하는 위쪽 금속층이 된다. 금속간 간격과 넓이는 작아질수록, 금속간 유전체의 유전율이 높을수록 큰 인덕턴스 값을 얻을 수 있다.
상기한 바와 같은 방법으로 집적회로 공정을 이용하여 집적회로 내에서 코일을 제작하는 것이 가능하며 이러한 방법으로 제조된 코일의 패턴을 첨부한 도 4에 나타내었다.
상기한 바와 같이 본 발명에 따라 회로내에서 코일을 제조함으로써, 인덕턴스를 필요로 하는 회로를 구성할 경우 외부 코일에 PCB 를 연결하는 기존방식에 비하여 회로제작에 필요한 비용과 시간을 절감할 수 있다. 또한 단일칩내에 코일을 포함할 수 있으므로 기기의 소형화를 가능하게 할 수 있고, 특히, 통신 장비 및 통신관련 집적회로의 소형화와 비용절감을 획기적으로 향상시킬 수 있게된다.
Claims (1)
- 반도체 집적회로 공정에 있어서, 기판 상부에 한쪽방향으로 반복된 반타원형의 제 1금속층(101)을 형성하는 제 1단계;층간 절연막을 증착한 후 비아(via)(102) 공정을 행하는 제 2단계; 및상기 제 1금속층과 반대방향으로 반복된 반타원형의 제 2금속층(103)을 형성하는 제 3단계를 포함하여 이루어진 것을 특징으로 하는 집적회로 내에서 코일을 제조하는 방법.
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| KR1020000084520A KR20020055530A (ko) | 2000-12-28 | 2000-12-28 | 집적회로내의 코일 제조방법 |
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Cited By (1)
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|---|---|---|---|---|
| KR100689859B1 (ko) * | 2005-07-01 | 2007-03-08 | 삼성전자주식회사 | 반도체 장치에서의 패드 구조 |
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- 2000-12-28 KR KR1020000084520A patent/KR20020055530A/ko not_active Application Discontinuation
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