KR920004654B1 - 주문된 집적회로의 제조방법 - Google Patents

주문된 집적회로의 제조방법 Download PDF

Info

Publication number
KR920004654B1
KR920004654B1 KR1019880003730A KR880003730A KR920004654B1 KR 920004654 B1 KR920004654 B1 KR 920004654B1 KR 1019880003730 A KR1019880003730 A KR 1019880003730A KR 880003730 A KR880003730 A KR 880003730A KR 920004654 B1 KR920004654 B1 KR 920004654B1
Authority
KR
South Korea
Prior art keywords
metal layer
layer
integrated circuit
etching
metal
Prior art date
Application number
KR1019880003730A
Other languages
English (en)
Other versions
KR880013249A (ko
Inventor
오바크 츠비
이스라엘 야너이 마이르
Original Assignee
오바크 츠비
이스라엘 야너이 마이르
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오바크 츠비, 이스라엘 야너이 마이르 filed Critical 오바크 츠비
Publication of KR880013249A publication Critical patent/KR880013249A/ko
Application granted granted Critical
Publication of KR920004654B1 publication Critical patent/KR920004654B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/12All metal or with adjacent metals
    • Y10T428/12493Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12535Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
    • Y10T428/12542More than one such component
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/12All metal or with adjacent metals
    • Y10T428/12493Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12535Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
    • Y10T428/12611Oxide-containing component
    • Y10T428/12618Plural oxides
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

내용 없음.

Description

주문된 집적회로의 제조방법
제 1 도는 본 발명의 실시예에 유용한 주문생산이 가능한 배열의 배치도.
제 2 도는 제 1 도에 나타난 배열의 현미경 사진.
제 3a-3d 도는 본 발명의 실시예에 따라 여러 가지 방법의 단계를 기술한 단면도.
제 4 도는 본 발명의 실시예에 유용한 일반화된 마스크를 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명
410 : 금속 Ⅰ층 412 : 금속Ⅱ층
420 : 하부 422, 424, 426, 428 : 반도체 물질층
432 : 콘텍트층 434 : 절연층
436 : 피복층 438 : 전위제거지역
440 : 포토레지스트층 442 : 개구부
본 발명은 집적회로의 제조에 관련되며 특히 집적회로의 제조방법에 관한 것이다.
기본형 집적회로의 제조에 있어서, 특히 웨이퍼(wafer)로된 2중 금속층 C-MOS 형태의 게이트(gate)배열은 통상의 대량생산 기술을 이용하여 준비되며 기본형 집적회로의 상부 4개층은 본 출원서에 명시되어 있다.
이 4개층은 아래에 위치하는 반도체에 접촉됨으로서 생긴 틈을 갖는 콘텍트(contact)층, 콘텍트층 상부에 위치한 금속Ⅰ층, 금속Ⅰ층과 접촉되므로서 생긴 틈이 있는 경유층으로 명명되는 절연층, 그리고 집적회로의 상부 금속층인 금속Ⅱ층으로 되어 있다.
일반적으로, 규석(Sio2)과 같은 것으로된 피복층은 집적회로의 전기적인 절연 뿐만 아니라 기계적인 보호를 위해 금속Ⅱ층의 상부에 형성된다.
기본형 집적회로에 대해 특수응용에 따라, 다음 단계들이 수행된다. 콘텍트층은 포토레지스트(Photoresist)로 씌어져 있다. 콘텍트층의 배열에 일정한 적용을 위해 형성된 특수 마스크(mask)는 아래에 놓인 반도체 소자로와의 전기적 접촉을 한정하는데 필요로 하는 모든 연결을 노출시키고 콘텍트층에 피막된 포토레지스트를 노출시키는데 이용된다.
이로서 불필요한 포토레지스트 영역은 제거되고, 포토레지스트가 제거된 지역에 놓여 있는 콘텍트층 부위는 에칭되며 나머지의 포토레지스트층은 제거된다.
그 콘텍트층은 배열되기 이전이며, 상기 단계가 대량생산단계의 한부분이 될 수는 있지만, 특수한 적용을 위한 특정배열의 부분은 아니다. 콘텍트층이 배열된 다음 금속Ⅰ층이 놓이게 되고, 그 다음 단계가 실시된다.
금속Ⅰ층은 포토레지스트로 덮어 씌운다. 금속Ⅰ층의 배열에 일정한 적용을 위해 형성된 특수 마스크는 아래에 놓인 반도체 소자와의 전기적 접촉을 한정하는데 필요로 하는 모든 금속Ⅰ 라인(line)을 형성하고 금속Ⅰ층에 피막된 포토레지스트를 노출시키는데 이용된다. 따라서, 불필요한 포토레지스트 부분은 제거된다.
포토레지스트가 제거된 지역에 놓여 있는 금속Ⅰ층의 부위는 에칭되고, 나머지 포토레지스트는 제거된다.
금속Ⅰ층의 배열이 이루어진 후 절연층이 놓이게 되며 다음 단계가 실행된다. 절연층은 포토레지스트로 씌어져 있다. 절연층의 배열에 일정한 적용을 위해 형성된 특수 마스크는 아래에 놓인 금속Ⅰ층과의 전기적 접촉을 한정하는데 필요로 하는 모든 접촉을 형성하고 절연층에 피막된 포토레지스트를 노출시키는데 이용된다. 이때, 불필요한 포토레지스트부위는 제거된다. 포토레지스트가 제거된 지역에 놓인 절연층의 부위는 에칭되고, 나머지 포토레지스트는 제거된다.
절연층의 배열이 이루어진 후, 금속Ⅱ층이 놓이게 되며 다음 단계가 실행된다. 금속Ⅱ층의 배열에 일정한 적용을 위해 형성된 특수마스크는 아래에 놓인 금속Ⅰ라인과의 전기적 접촉을 한정하는데 필요로 하는 모든 내부접촉을 형성하고 금속Ⅱ층에 피막된 포토레지스트를 노출시키는데 이용된다. 따라서, 불필요한 포토레지스트 영역은 제거되고 포토레지스트가 제거된 지역에 놓인 금속Ⅱ층 부위는 에칭되고 나머지 포토레지스트는 금속Ⅱ층의 배열이 이루어진 다음에는 피복층이 놓이게 되며 리드선이 연결된 회로 패드(pad)와 집적회로의 전기적 연결과 피복층 내의 윈도우(window)를 한정하기 위해 범용 마스크를 이용하여 전형적인 배열을 이룬다.
본 발명의 바람직한 실시예에 따라 주문된 집적회로의 제조방법을 설명하기 위한 참고 도면은 제 1 도 내지 제 3d 도이다.
제 1 도와 제 2 도를 살펴보면, 주문생산할 수 있는 집적회로 브랭크(blank) 부분은 금속Ⅰ층(410)과 금속Ⅱ층(412)의 그리드를 한정하기 위해 서로 수직의 방향으로 배열된 스트립(strip)으로 나타나 있다.
금속Ⅰ층(410)과 금속Ⅱ층(412)들을 상호연결시키는 경로들은 참조번호 414로 나타나고, 외부 리드들의 연결에 대한 콘텍트층들은 참조번호 416으로 표시되어 있다. 금속Ⅰ층(410)과 금속Ⅱ층(412)들은 절연물질에 의해 분리되며, 도면에 나타나 있지는 않지만 그 물질들중 경로(414)외에는 상호간 전기적 접촉을 막는다. 집적회로 브랭크의 부분을 예시한 제 3 도를 통해 다양한 층들의 배열이 식별될 수 있다. 그 브랭크는 반도체 물질층(422, 424, 426, 428)이 위쪽에 형성되는 하부(substrate)를 포함하고 콘텍트층(43)은 반도체 물질층 상부에 형성된다.
금속Ⅰ층(410)은 콘텍트층(430)위에 형성되며 반도체 물질(424)과 전기적 접촉에 있어서, 콘텍트층(432)을 한정한다. 절연층(434)은 금속Ⅰ층(410)위쪽에 놓이고, 금속Ⅱ층(412)은 절연층(432)위쪽에 놓여 경로(414)를 통해 연장되어 금속Ⅰ층(410)과 전기적 접촉을 한다.
피복층(436)은 금속Ⅱ층(412)과 절연층(434) 상부에 형성되며 외부에 노출되어 있다. 제거가 필요한 곳에 에칭을 하기 위해 금속Ⅰ층과 금속Ⅱ층과 같이 배열된 여러층들이 항상 노출되어 있을 수 있다는 것이 본 발명의 특징이다.
이것은 제 1 도에서 도시된 바와 같이 전위제거지역(438)의 중복중에 금속Ⅰ층에 대한 전위제거지역은 금속Ⅱ층으로 씌워지지 않았다.
본 발명의 기술은 참조도면 3A-3D로 설명될 것이다.
제 3a 도에 예시되고 상기에서 설명한 배열은 본 발명의 바람직한 실시예에 따라 단일 마스크 특수배열이 갖춰진 집적회로 브랭크의 특징이다.
본 발명에 따라 제 3b 도에 예시된 포토레지스트층(440)은 피복층(436)위에 위치하게 된다. 본 발명의 바람직한 실시예에 따라 응용되는 특수마스크는 포토레지스트층(440)을 노출시키고 포토레지스트층에 있는 개구부(openings)(442)를 한정하기 위해서 이용된다. 이 응용 특수마스크는 일정한 적용에 의하여 요청되는 전위 제거지역(438)으로부터 선택된 요망지역에서 개구부(442)를 한정한다. 포토레지스트층이 노출되므로서, 선택된 제거지역(438)의 상부에 있는 포토레지스트는 제거되고 그것으로 인해 개구부(442)가 한정된다. 개구부(442)에 의해 한정된 지역에서 에칭됨으로써 피복층(436)과 절연층(434)이 제거된다. 그 제거의 결과는 제 3c 도에 도시되어 있다.
전형적으로 금속Ⅰ층과 금속Ⅱ층을 포함하는 금속층들은 개구부(442)가 있는 지역에서 제거된다. 제 3d 도에 도시된 바와 같이 이러한 제거의 결과로 인해 본 발명에 따른 특수응용집적회로가 제공된다. 필요할 경우, 부가적인 피복층을 제 3d 도에서와 같이 형성된 집적회로 상부에 덧붙힐 수도 있다.
본 발명의 다른 실시예에 따라 제 4 도에 도시된 것과 같이 일반화된 마스크는 모든 전위 제거부(438)에 있는 포토레지스트층(440)을 노출시키기 위해 초기에 사용될 수 있다. 그 이후 노출부의 포토레지스트는 제거되고 피복층(436)과 절연층(434)들은 노출된 모든 전위 제거부(438)에서 에칭된다.
에칭된 웨이퍼(wafer)는 다시 한번 포토레지스트로 덮히게 된다.
이후는 금속Ⅰ층 그리고/또는 금속Ⅱ층이 제거되는 전위 제거지역(438)을 한정하기 위해 1회용 특수마스크가 이용된다.
제 4 도에서와 같이 정밀하게 형성된 일반 마스크가 사용될 때, 이 방법의 한가지 장점은 모든 전위 제거지역의 배열이 일반 마스크에 의해 이미 정밀하게 한정되었기 때문에 후차적으로 이용되는 단일 마스크는 제거할 지역의 형태를 한정하는 것처럼 정밀할 필요가 없다는 점이다.
상기와 같은 대안에 의해 사실상 일반 마스크는 대다수의 일반 마스크의 특성을 포함하고 주어진 금속층에 따라 각각 특수하게 배열된 일반마스크들은 차례로 노출된다.
개구부(442)가 범용 집적회로 브랭크를 대량생산 하는데 정해진 주문생산에 따른 배열에 관련하여 윈도우들을 한정하는 것이 본 발명의 특징이며 많은 금속층들이 동시에 에칭되는 것 역시 본 발명의 특징이다.
본 발명의 바람직한 실시예로, 마스크는 크롬이나 어떤 다른 적절한 물질의 레이저 방사에 의해서 생산될 수 있다. 본 발명의 하나의 실시예로 일회용 특수마스크는 선택되지 않은 전위 제거부(438)에 상응하는 지역의 차단에 의해 일반 마스크로부터 생성될 수 있다.
본 발명은 상기에 예시하고 설명한 것으로 제한되는 것이 아님을 통상의 지식을 가진자는 인식할 것이며 본 발명의 범위는 다음에 열거한 청구범위에 의해서만 한정될 뿐이다.

Claims (30)

  1. 주문된 집적회로의 생산방법에 있어서, 필요로 하는 집적회로는 브랭크를 제공하기 위해 선택적 제거를 위한 배열 부위를 포함하는 최소한 제1금속층과 제2금속층이 있는 집적회로를 제공하고, 상기 집적회로 브랭크를 주문생산하기 위해 최소한 제1금속층을 에칭하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  2. 제 1 항에 있어서, 상기 에칭단계는 상기 제1금속층에 대해 필요로 하는 모든 부위를 동시에 에칭하는 것을 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  3. 제 1 항에 있어서, 상기 집적회로를 주문 생산하기 위해서, 제1금속층과 제2금속층을 동시에 에칭함을 특징으로 하는 주문된 집적회로의 제조방법.
  4. 주문된 집적회로의 생산방법에 있어서, 최소한 하나의 금속층을 갖는 집적회로 브랭크를 제공하고, 선택적 제거를 위해 배열된 부위를 포함하는 도체의 형태를 한정하기 위해 최소한 하나의 금속층을 에칭하고, 선택된 상기의 한 부위에서 최소한 하나의 금속층의 선택적 제거로 상기 집적회로를 주문생산하기 위해 최소한 하나의 금속층을 두번째 에칭하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  5. 제 4 항에 있어서, 최소한 상기 하나의 금속층을 두번째 에칭하는 단계는 최소한 상기 하나의 금속층에 대하여 모든 필요로 하는 부위를 동시에 에칭하는 것을 포함함을 특징으로 하는 주문된 집적회로의 제조방법.
  6. 제 4 항에 있어서, 최소한 하나의 상기 금속층을 두번째 에칭하기 전에 최소한 하나의 상기 금속층위에 비금속층을 씌우는 단계가 포함되는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  7. 제 6 항에 있어서, 최소한 한개의 상기 금속층을 두번째 에칭하는 단계는 각각 최소한 상기 하나의 금속층들에 대하여 필요로 하는 모든 부위를 동시에 에칭하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  8. 제 1 항에 있어서, 상기 제공단계는 선정된 주문 생산 배열에 따라 제거하려는 상기 제1금속층의 모든 부위들 위에 에칭될 수 있는 윈도우들을 한정하는 마스크를 이용하여 상기 집적회로 브랭크 위에 에칭저항층을 형성하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  9. 제 4 항에 있어서, 상기 제공단계는 선정된 주문생산 배열에 따라 제거하려는 최소하나의 금속층의 모든 부위들 위에 에칭할 수 있는 윈도우들을 한정하는 마스크를 이용하여 집적회로 브랭크 위에 에칭 저항층을 형성하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  10. 제 1 항에 있어서, 에칭 이전에 선정된 주문 배열에 따라 제거하려는 최소 상기 제1,제2금속층 중 하나의 모든 부위에 에칭할 수 있는 윈도우를 한정하는 에칭 가능한 윈도우 마스크를 이용하여 집적회로 브랭크 위에 에칭 저항층을 형성하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  11. 제 4 항에 있어서, 에칭 이전에 선정된 주문 배열에 따라 제거하려는 최소한 하나의 금속층의 모든 부위에 에칭할 수 있는 윈도우를 한정하는 에칭 윈도우 마스크를 이용하여 집적회로 브랭크 위에 에칭 저항층을 형성하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  12. 제 1 항에 있어서, 에칭 이전에 선정된 주문 배열에 따라 제거될 수 있는 상기 제1금속층과 제2금속층중 최소한 하나의 모든 부위에 에칭 윈도우를 한정하기 위하여, 에칭 가능한 윈도우 마스크를 이용하여 집적회로 브랭크 위에 에칭저항층을 형성하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  13. 제 4 항에 있어서, 에칭 이전에 선정된 주문 배열에 따라 제거될 수 있는 최소한 어느 하나의 금속층의 상부에 에칭할 수 있는 윈도우를 한정하는 에칭 윈도우 마스크를 이용하여 집적회로 브랭크 위에 에칭저항층을 형성하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  14. 제 8 항에 있어서, 상기 에칭 저항층을 형성하는 단계는 상기 제1금속층 위에 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  15. 제 9 항에 있어서, 상기 에칭 저항층을 형성하는 단계는 최소한 하나의 금속층 위에 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 주문 생산된 집적회로의 제조방법.
  16. 제 8 항에 있어서, 상기 에칭 저항층을 형성하는 단계는 최소한 상기 제2금속층 위에 포토레지스트층을 형성하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  17. 제 9 항에 있어서, 상기 에칭 저항층을 형성하는 단계는 최소한 하나의 금속층 위에 포토레지스트층이 형성되는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  18. 제 2 항에 있어서, 동시에 에칭하는 단계는 선택적 제거로 배열된 상기 부위중 선택된 하나에 최소한 상기 제1금속층과 제2금속층들의 선택적 제거에 의해 상기 집적회로 브랭크를 주문생산 하기 위하여 최소한 상기 제1,제2금속층을 두번째 에칭하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  19. 제 1 항에 있어서, 상기 집적회로 브랭크를 주문생산하기 위한 상기 에칭 단계는 최소한 한개의 주문 생산마스크의 생산 단계가 포함되는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  20. 제 19 항에 있어서, 최소한 하나의 주문생산마스크를 생산하는 단계는 마스크 물질에 대하여 레이저 방사의 단계가 포함되는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  21. 제 12 항에 있어서, 상기 집적회로 브랭크를 주문생산하기 위한 에칭 단계는 에칭할 수 있는 윈도우 마스크의 레이저 방사단계를 포함한 최소한 하나의 주문생산마스크를 생산하는 단계가 포함되는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  22. 제 17 항에 있어서, 상기 에칭 저항층은 포토레지스트를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  23. 제 13 항에 있어서, 상기 집적회로 브랭크를 주문생산하기 위한 에칭단계는 이온빔 방사의 단계가 포함된 최소한 하나의 주문생산마스크를 생산하는 단계가 포함된 것을 특징으로 하는 주문된 집적회로의 제조방법.
  24. 제 1 항에 있어서, 상기 제1금속층은 금속Ⅰ층(410)이고 상기 제2금속층은 금속Ⅱ(412)임을 특징으로 하는 주문된 집적회로의 제조방법.
  25. 주문생산된 집적회로의 생산기술에 있어서, 하부상에 있는 금속층 위에 제1포토레지스트층을 씌우고 상기 제1포토레지스트층에 노출된 부위를 통해 상기 금속층을 에칭하여 집적회로 브랭크를 제공하며; 상기 에칭된 금속층위에 제2포토레지스트층을 씌우는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법.
  26. 주문된 집적회로의 생산방법에 있어서, 필요로 하는 집적회로 브랭크를 제공하기 위해 선택적 제거를 위한 배열 부위를 포함하는 최소한 제1금속층과 제2금속층이 있는 집적회로를 제공하고, 상기 집적회로 브랭크를 주문생산하기 위해 최소한 제1금속층을 에칭하는 단계를 포함하는 것을 특징으로 하는 주문된 집적회로의 제조방법 기술에 의해 제조된 집적회로.
  27. 상기 브랭크에 대하여 필요로 하는 주문생산을 제공하기 위해 선택적 제거로 배열된 부위를 포함하는 최소 제1,제2금속층과 이들을 포함한 브랭크가 있는 반도체 소자.
  28. 제 27 항에 있어서, 선정된 주문 배열에 따라 제거할 상기 제1금속층의 모든 부위상에 형성되어 있는 윈도우들과 상기 제1금속층 윗부분에 형성된 에칭 저항층을 포함하는 것을 특징으로 하는 반도체 소자.
  29. 제 27 항 또는 제 28 항중 어느 한 항에 있어서, 제1금속층은 금속Ⅰ층이고, 제2금속층은 금속Ⅱ층 임을 특징으로 하는 반도체 소자.
  30. 제 1 항에 있어서, 에칭단계 이전에 제1,제2금속층 접촉부위에 포토레지스트층이 씌워지는 공정 단계가 포함되는 것을 특징으로 하는 주문생산된 집적회로의 제조방법.
KR1019880003730A 1987-04-05 1988-04-02 주문된 집적회로의 제조방법 KR920004654B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IL82113 1987-04-05
IL82113A IL82113A (en) 1987-04-05 1987-04-05 Fabrication of customized integrated circuits

Publications (2)

Publication Number Publication Date
KR880013249A KR880013249A (ko) 1988-11-30
KR920004654B1 true KR920004654B1 (ko) 1992-06-12

Family

ID=11057692

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880003730A KR920004654B1 (ko) 1987-04-05 1988-04-02 주문된 집적회로의 제조방법

Country Status (12)

Country Link
US (1) US4875971A (ko)
EP (1) EP0336026B1 (ko)
JP (1) JP2664403B2 (ko)
KR (1) KR920004654B1 (ko)
AT (1) ATE101750T1 (ko)
AU (1) AU607747B2 (ko)
CA (3) CA1294377C (ko)
ES (1) ES2051297T3 (ko)
HK (1) HK1004031A1 (ko)
IL (1) IL82113A (ko)
IN (1) IN171991B (ko)
ZA (1) ZA882018B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545904A (en) * 1986-01-17 1996-08-13 Quick Technologies Ltd. Personalizable gate array devices
US5679967A (en) * 1985-01-20 1997-10-21 Chip Express (Israel) Ltd. Customizable three metal layer gate array devices
IL86162A (en) * 1988-04-25 1991-11-21 Zvi Orbach Customizable semiconductor devices
US5329152A (en) * 1986-11-26 1994-07-12 Quick Technologies Ltd. Ablative etch resistant coating for laser personalization of integrated circuits
EP0403571A4 (en) * 1988-03-31 1991-01-30 Advanced Micro Devices, Inc. Gate array structure and process to allow optioning at second metal mask only
EP0339534A3 (en) * 1988-04-25 1990-11-07 Quick Technologies Ltd. Customizable semiconductor devices
US5185291A (en) * 1989-06-30 1993-02-09 At&T Bell Laboratories Method of making severable conductive path in an integrated-circuit device
US5111273A (en) * 1990-03-28 1992-05-05 Quick Technologies Ltd. Fabrication of personalizable integrated circuits
US5094900A (en) * 1990-04-13 1992-03-10 Micron Technology, Inc. Self-aligned sloped contact
US5404033A (en) * 1992-08-20 1995-04-04 Swift Microelectronics Corporation Application specific integrated circuit and placement and routing software with non-customizable first metal layer and vias and customizable second metal grid pattern
US5541814A (en) * 1993-10-08 1996-07-30 Quick Technologies Ltd. Personalizable multi-chip carrier including removable fuses
JPH07235537A (ja) * 1994-02-23 1995-09-05 Mitsubishi Electric Corp 表面が平坦化された半導体装置およびその製造方法
US5712192A (en) * 1994-04-26 1998-01-27 International Business Machines Corporation Process for connecting an electrical device to a circuit substrate
US6429113B1 (en) 1994-04-26 2002-08-06 International Business Machines Corporation Method for connecting an electrical device to a circuit substrate
IL109491A (en) * 1994-05-01 1999-11-30 Quick Tech Ltd Customizable logic array device
IL111708A (en) * 1994-11-21 1998-03-10 Chip Express Israel Ltd Array mapping goes
US5844416A (en) * 1995-11-02 1998-12-01 Sandia Corporation Ion-beam apparatus and method for analyzing and controlling integrated circuits
US5911850A (en) * 1997-06-20 1999-06-15 International Business Machines Corporation Separation of diced wafers
US5985518A (en) * 1997-03-24 1999-11-16 Clear Logic, Inc. Method of customizing integrated circuits using standard masks and targeting energy beams
US6060330A (en) * 1997-03-24 2000-05-09 Clear Logic, Inc. Method of customizing integrated circuits by selective secondary deposition of interconnect material
US5840627A (en) * 1997-03-24 1998-11-24 Clear Logic, Inc. Method of customizing integrated circuits using standard masks and targeting energy beams for single resist development
US5885749A (en) * 1997-06-20 1999-03-23 Clear Logic, Inc. Method of customizing integrated circuits by selective secondary deposition of layer interconnect material
US6242767B1 (en) 1997-11-10 2001-06-05 Lightspeed Semiconductor Corp. Asic routing architecture
US5953577A (en) * 1998-09-29 1999-09-14 Clear Logic, Inc. Customization of integrated circuits
US6486527B1 (en) 1999-06-25 2002-11-26 Macpherson John Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter
US7316934B2 (en) * 2000-12-18 2008-01-08 Zavitan Semiconductors, Inc. Personalized hardware
US6613611B1 (en) 2000-12-22 2003-09-02 Lightspeed Semiconductor Corporation ASIC routing architecture with variable number of custom masks
US6885043B2 (en) * 2002-01-18 2005-04-26 Lightspeed Semiconductor Corporation ASIC routing architecture
JP4179834B2 (ja) * 2002-09-19 2008-11-12 株式会社リコー 半導体装置の製造装置及び製造方法
US10714427B2 (en) 2016-09-08 2020-07-14 Asml Netherlands B.V. Secure chips with serial numbers
US10418324B2 (en) 2016-10-27 2019-09-17 Asml Netherlands B.V. Fabricating unique chips using a charged particle multi-beamlet lithography system

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3731375A (en) * 1966-03-31 1973-05-08 Ibm Monolithic integrated structure including fabrication and packaging therefor
US3769108A (en) * 1971-12-03 1973-10-30 Bell Telephone Labor Inc Manufacture of beam-crossovers for integrated circuits
US3740523A (en) * 1971-12-30 1973-06-19 Bell Telephone Labor Inc Encoding of read only memory by laser vaporization
US4197555A (en) * 1975-12-29 1980-04-08 Fujitsu Limited Semiconductor device
NL7608901A (nl) * 1976-08-11 1978-02-14 Philips Nv Werkwijze ter vervaardiging van een halfge- leiderinrichting en halfgeleiderinrichting vervaardigd door middel van een dergelijke werkwijze.
US4124899A (en) * 1977-05-23 1978-11-07 Monolithic Memories, Inc. Programmable array logic circuit
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
US4240094A (en) * 1978-03-20 1980-12-16 Harris Corporation Laser-configured logic array
US4217393A (en) * 1978-07-24 1980-08-12 Rca Corporation Method of inducing differential etch rates in glow discharge produced amorphous silicon
JPS5548926A (en) * 1978-10-02 1980-04-08 Hitachi Ltd Preparation of semiconductor device
US4233671A (en) * 1979-01-05 1980-11-11 Stanford University Read only memory and integrated circuit and method of programming by laser means
US4238839A (en) * 1979-04-19 1980-12-09 National Semiconductor Corporation Laser programmable read only memory
JPS561533A (en) * 1979-06-18 1981-01-09 Hitachi Ltd Method of photoetching
US4259367A (en) * 1979-07-30 1981-03-31 International Business Machines Corporation Fine line repair technique
DE3036869C2 (de) * 1979-10-01 1985-09-05 Hitachi, Ltd., Tokio/Tokyo Integrierte Halbleiterschaltung und Schaltkreisaktivierverfahren
IL61678A (en) * 1979-12-13 1984-04-30 Energy Conversion Devices Inc Programmable cell and programmable electronic arrays comprising such cells
US4289846A (en) * 1979-12-28 1981-09-15 General Electric Company Process for forming low-reactance interconnections on semiconductors
US4356504A (en) * 1980-03-28 1982-10-26 International Microcircuits, Inc. MOS Integrated circuit structure for discretionary interconnection
US4476478A (en) * 1980-04-24 1984-10-09 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor read only memory and method of making the same
US4389429A (en) * 1980-06-16 1983-06-21 Rockwell International Corporation Method of forming integrated circuit chip transmission line
US4400865A (en) * 1980-07-08 1983-08-30 International Business Machines Corporation Self-aligned metal process for integrated circuit metallization
JPS5789476A (en) * 1980-11-21 1982-06-03 Toshiba Corp Dry etching method
US4325181A (en) * 1980-12-17 1982-04-20 The United States Of America As Represented By The Secretary Of The Navy Simplified fabrication method for high-performance FET
JPS57106146A (en) * 1980-12-24 1982-07-01 Fujitsu Ltd Forming method for multilayer wire
JPS58157A (ja) * 1981-06-25 1983-01-05 Fujitsu Ltd 半導体装置
US4387503A (en) * 1981-08-13 1983-06-14 Mostek Corporation Method for programming circuit elements in integrated circuits
US4608668A (en) * 1981-09-03 1986-08-26 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device
JPS5856355A (ja) * 1981-09-30 1983-04-04 Hitachi Ltd 半導体集積回路装置
JPS5860650A (ja) * 1981-10-06 1983-04-11 大成建設株式会社 コンクリ−ト打設工法におけるセメント系材料の凝結過程で体積制御を行う方法、およびこれに使用する組成物。
JPS5867042A (ja) * 1981-10-19 1983-04-21 Toshiba Corp 半導体装置の製造方法
JPS5885550A (ja) * 1981-11-17 1983-05-21 Sharp Corp 積層集積回路素子の製造方法
US4585490A (en) * 1981-12-07 1986-04-29 Massachusetts Institute Of Technology Method of making a conductive path in multi-layer metal structures by low power laser beam
US4691434A (en) * 1982-02-19 1987-09-08 Lasarray Holding Ag Method of making electrically conductive regions in monolithic semiconductor devices as applied to a semiconductor device
JPS6044829B2 (ja) * 1982-03-18 1985-10-05 富士通株式会社 半導体装置の製造方法
US4636404A (en) * 1982-06-17 1987-01-13 Mass. Institute Of Technology Method and apparatus for forming low resistance lateral links in a semiconductor device
US4450041A (en) * 1982-06-21 1984-05-22 The United States Of America As Represented By The Secretary Of The Navy Chemical etching of transformed structures
US4414059A (en) * 1982-12-09 1983-11-08 International Business Machines Corporation Far UV patterning of resist materials
US4590589A (en) * 1982-12-21 1986-05-20 Zoran Corporation Electrically programmable read only memory
US4520554A (en) * 1983-02-10 1985-06-04 Rca Corporation Method of making a multi-level metallization structure for semiconductor device
GB2137808A (en) * 1983-04-06 1984-10-10 Plessey Co Plc Integrated circuit processing method
JPS59201441A (ja) * 1983-04-30 1984-11-15 Toshiba Corp 集束イオンビ−ムを用いたヒユ−ズ切断方法
JPS59214239A (ja) * 1983-05-16 1984-12-04 Fujitsu Ltd 半導体装置の製造方法
CA1186070A (en) * 1983-06-17 1985-04-23 Iain D. Calder Laser activated polysilicon connections for redundancy
GB2143372B (en) * 1983-07-12 1987-07-01 Control Data Corp Applying barrier metal to a semiconductor
JPS6065545A (ja) * 1983-09-21 1985-04-15 Hitachi Micro Comput Eng Ltd 半導体装置の製造方法
US4700214A (en) * 1983-12-15 1987-10-13 Laserpath Corporation Electrical circuitry
US4720470A (en) * 1983-12-15 1988-01-19 Laserpath Corporation Method of making electrical circuitry
JPS60176250A (ja) * 1984-02-23 1985-09-10 Toshiba Corp 半導体装置の製造方法
FR2561443B1 (fr) * 1984-03-19 1986-08-22 Commissariat Energie Atomique Procede pour interconnecter les zones actives et/ou les grilles d'un circuit integre cmos
US4720908A (en) * 1984-07-11 1988-01-26 Texas Instruments Incorporated Process for making contacts and interconnects for holes having vertical sidewalls
US4751197A (en) * 1984-07-18 1988-06-14 Texas Instruments Incorporated Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator
US4665295A (en) * 1984-08-02 1987-05-12 Texas Instruments Incorporated Laser make-link programming of semiconductor devices
EP0175604B1 (en) * 1984-08-23 1989-07-19 Fairchild Semiconductor Corporation A process for forming vias on integrated circuits
NL8402859A (nl) * 1984-09-18 1986-04-16 Philips Nv Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen.
JPS61100947A (ja) * 1984-10-22 1986-05-19 Toshiba Corp 半導体集積回路装置
IT1213261B (it) * 1984-12-20 1989-12-14 Sgs Thomson Microelectronics Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione.
GB2170649A (en) * 1985-01-18 1986-08-06 Intel Corp Sputtered silicon as an anti-reflective coating for metal layer lithography
US4692786A (en) * 1985-02-07 1987-09-08 Lindenfelser Timothy M Semi-conductor device with sandwich passivation coating
US4601778A (en) * 1985-02-25 1986-07-22 Motorola, Inc. Maskless etching of polysilicon
JPH0789567B2 (ja) * 1985-02-25 1995-09-27 株式会社日立製作所 半導体装置
JPS6218732A (ja) * 1985-07-15 1987-01-27 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション 集積回路とその個性化方法
JPS62293740A (ja) * 1986-06-13 1987-12-21 Fujitsu Ltd 半導体装置の製造方法
US4740485A (en) * 1986-07-22 1988-04-26 Monolithic Memories, Inc. Method for forming a fuse
US4758745B1 (en) * 1986-09-19 1994-11-15 Actel Corp User programmable integrated circuit interconnect architecture and test method

Also Published As

Publication number Publication date
CA1294377C (en) 1992-01-14
HK1004031A1 (en) 1998-11-13
IL82113A0 (en) 1987-10-30
EP0336026A1 (en) 1989-10-11
EP0336026B1 (en) 1994-02-16
CA1298669C (en) 1992-04-07
ZA882018B (en) 1988-09-29
KR880013249A (ko) 1988-11-30
JP2664403B2 (ja) 1997-10-15
IL82113A (en) 1992-08-18
IN171991B (ko) 1993-03-06
US4875971A (en) 1989-10-24
AU1350888A (en) 1988-10-06
AU607747B2 (en) 1991-03-14
CA1300762C (en) 1992-05-12
ES2051297T3 (es) 1994-06-16
JPS6413739A (en) 1989-01-18
ATE101750T1 (de) 1994-03-15

Similar Documents

Publication Publication Date Title
KR920004654B1 (ko) 주문된 집적회로의 제조방법
US4536949A (en) Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse
US5753539A (en) Method of making an integrated circuit with windowed fuse element and contact pad
KR0136569B1 (ko) 고집적 반도체 소자의 콘택홀 형성 방법
JP2769332B2 (ja) 電気的にプログラム可能な集積回路の製法
KR950011555B1 (ko) 반도체 접속장치 및 그 제조방법
JPH0774250A (ja) コンタクトホール形成方法
JPH0290617A (ja) 半導体装置の製造方法
US5916733A (en) Method of fabricating a semiconductor device
KR20000010559A (ko) 집적 회로내의 소규모 구조 형성을 위한 이미지 리버설 방법
US5336628A (en) Method for fabricating semiconductor memory device
KR0170899B1 (ko) 반도체소자의 콘택홀 제조방법
EP0067412B1 (en) Semiconductor device comprising isolating regions and method of manufacturing the same
KR0143037B1 (ko) 반도체 소자의 금속배선 형성방법
JPS58121645A (ja) 集積回路装置の相互配線形成方法
KR0122516B1 (ko) 반도체 소자의 금속배선 콘택 제조방법
JPH0583176B2 (ko)
JPS6214095B2 (ko)
KR0149889B1 (ko) 전계효과 소자의 전극 형성 방법
KR0166488B1 (ko) 반도체 소자의 미세콘택 형성방법
KR0138963B1 (ko) 금속배선 형성방법
JPS6149439A (ja) 半導体装置の製造方法
KR0135048B1 (ko) 멀티스텝구조를 갖는 콘택부 및 그 형성방법
KR0172547B1 (ko) 반도체 소자의 미세 콘택홀 형성방법
KR0139575B1 (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000609

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee