JPS6218732A - 集積回路とその個性化方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、回路技術として電界効果トランジスタ（Ｆ’
ＥＴ）を使用した大規模（ＬＳＩ）回路に関し、具体的
にはカスタム設計技法に適した汎用設計のＬＳＩ回路及
び汎用のＬＳＩ回路を特定の機能の論理回路に変換する
方法に関する。

Ｂ、開示の概要 本発明によれば、予定の汎用論理回路ノくターンの上に
第１及び第２の金属重畳回路ノくターンを有するＬＳＩ
回路のだめの標準セル・レイアウトが与えられる。第１
の金属の重畳（オー、＜レイ）ノ＜ターンは複数の可能
なコンタクト点で下の回路と導電性の接触をする総体的
に平行な一組の導体を含み、第２の金属重畳パターンは
第１の金属重畳パターンと絶縁し、第１の金属重畳ノく
ターンに関し直交する複数の導体を含む。これにより、
第２の金属導体の中間の位置で第１の金属導体セグメン
トヲ選択的にレーザで切断し、同じ夫々の交点で第１及
び第２の金属導体のレーザによる溶接を行うことが可能
となる。

Ｃ８従来技術 ＬＳＩ回路の製造方法は一般に知られていて、種々の形
の材料技術及び製造階段を使用（、て製造している。こ
の技術は代表的な場合、ベース部材として単一のチップ
を使用し、相継ぐマスキング、エツチング及び付着段階
によって、導電性及び半導体材料の多重層を極めて正確
に付着して、多数の内部セル及び少数の周辺セル即ち入
出力セルを形成している。すべてのセルは予定の位置に
配置されていて、予定の論理機能の組合せを具現する。

特定の入力出力セルは代表的にはチップの周辺に配置さ
れ、チップ全体にわたって配列したセル中の種々の機能
論理回路に信号を人出させるのに使用される。内部セル
は行及び列をなして整然と配列されるので、ＬＳＩチッ
プ内で極めて実装密度の高い論理回路を与える事が可能
になる。セル間間隔は導電性部材を秩序正しく付着する
余地を与え、種々のセル間に導電性の信号経路を与える
。

この様な導電性の経路は通常Ｘ及びＹの直交方向に与え
られている。

ＬＳＩ回路の実装密度が高く、単一のＬＳＩチップ上の
論理セルの大部分が単一のＬＳＩチップ上に存在すると
いう事実によシ、複数のセルを注文に応じて相互接続す
る事による論理素子の多重組合せを利用する事によるカ
スタム論理機能の設計の困難が増大する。この困難性に
基づき、バイポーラ装置のだめのマスタスライスの概念
が開発された。この概念によれば、すべてのセルは製造
段階の成る時点迄全く同様に処理され、この様に部分的
に製造したチップを保管しておき、その後特注用の製造
段階を追加している。この方法は保管迄に必要な段階以
降は、チップの個性化に２．６の追加の段階を必要とし
、個性化の段階が比較的短かいターンアラウンド時間で
達成される時はＬｓｒチップの特注の問題に対する実際
的な解決法となる。この方法はカスタム設計のＬＳＩ回
路チップを最初の過程から製造した時に要する全製造時
間よりも短時間ですむカスタム論理設計にＬＳＩ回路技
術全利用する可能性を与える。

ＬＳＩ回路の設計の一つのカスタム方法は米国特許第３
９８５６１９号に開示されている。この特許ではＬＳＩ
チップはユニット・セルの配列から形成されている。チ
ップ上のすべてのユニット・セルは同−論理機能、即ち
ＡＮＤ、ＮＡＮＤもしくはＯＲを遂行する。このユニッ
ト・セルは簡単なデプリーション負荷回路であり、ユニ
ット・セルに多重電力レベルの電力全供給する装置はな
い。他の方法は米国特許第４１４１６６２号に説明され
ているが、この特許のＬＳＩチップは一定数の異なる論
理機能を含んでいる。

他の方法は１９８３年１月１２日米国出願の米国特許出
願第４５７３２４号に開示されている。

この発明では複数のセルがチップ上に形成されていて、
各セルは相互接続出来て、いくつかの異なる電力レベル
のうち任意のもので略２０個の異なる論理機能を与える
事が出来る。この方法では−連の初期の製造段階を越え
て、処理段階を相継いで適用する事によって多くのセル
を相互接続して、マクロ機能を形成している。先ず、エ
ツチング及びマスク技法を利用して多重レベル・チップ
が形成される。具体的には、最初の６つのマスク・レベ
ルはすべての部品番号に共通であシ、この最初の６つの
マスク・レベルに関連するすべての処理段階を完了した
時点でチップの保管が可能になる。

その後カスタム回路設計が必要になった時に、所与の論
理回路設計のだめの４つのマスク・レベルを追加して、
チップを個性化している。この技法は単一層の導体を利
用して、任意のセルの回路量配線を与え、もう一つの導
体層を使用してチップ上の任意の個所のセル間配線を与
えている。

Ｄ０発明が解決しようとする問題点 本発明の目的は回路設計とチップの完了間のターンアラ
ウンド時間を従来よシさらに減少する事にある。

Ｅ９問題点を解決するだめの手段 本発明に従う上述のターンアラウンド時間の減少は、単
一のパターンとして各マスタスライスに最後の４つのレ
ベルのマスクを付着し、既に形成されている層を指定し
た位置で、レーザもしくは類似の手段によって選択的に
切断及び溶接する事によって、個々のチップを個性化す
る様に設計する事によって達成される。本発明は設計時
間が極めて短い事が要求される、プロトタイプ製品及び
カスタム製品の様な比較的少数でよい応用に特に有用で
ある。本発明の他の利点は通常の技術と両立出来、本発
明に従って具体化される設計が後に直接上述の米国特許
出願の明細書に開示した通常の技術に直接適用出来る点
にある。

各セルはいくつかの電力レベルのうち任意のレベルで多
くの論理機能を遂行する事が出来る。すべてのセルは一
般的な形で１０のマスク・レベル全部を使用して形成さ
れるので、追加のマスキング、エツチングもしくは付着
段階を必要としない。

２つの導体層は総体的に直交格子パターンをなし、第１
の下方の導電性の金属格子パターンがすべての可能なセ
ルとの接続を形成し、第２の上方の導電性金属格子は直
交して配置され、絶縁体によって第１の金属層から絶縁
されていて、チップ上のすべてのセルから絶縁されてい
る。第１及び第２のし慢の金属層の格子はすべての場合
に第１のレベルの導体が第２のレベルの導体の間の垂直
位置に来る様に配列され、各第１のレベルの導体に対し
て任意の第２のレベルの導体を通らない少なく共一つの
垂直平面が存在する。又、第１のレベルの導体の少なく
共一部は、対応する第２のレベルの導体の真下に位置し
、絶縁漕だけで分離されている。この構造によって第１
及び第２のレベル間のすべての必要な相互接続を形成す
る場合のみならず、適切な点で第１及び第２のレベルの
金属導体を選択的に切断して複数の論理機能のうち任意
の機能にするだめの完全な導体の相互接続格子を形成す
るのにレーザの切断及び溶接が可能になる。

この様な回路の相互接続を形成する方法は本発明の重要
な部分であり、相互接続を達成するためのレーザによる
切断及び溶接段階を含む。レーザの切断段階は外側の金
属導体を切断する段階及び中間の絶縁体を通して、外側
の金属導体の中間の位置で下側の金属導体を切断する段
階の一方もしくは両方を含む。

Ｆ、実施例 上記米国特許出願第４５７３２４号のマスタスライス・
チップは少なく弁製造の初期の段階で一貫した繰返し構
造を有するので標準のセルとして定義される約２５００
の内部セルを含む。その後の段階で標準のセルはカスタ
ム論理回路に個性化され、個々の標準のセル内もしくは
隣接する標準セル群中及び隣接するセル位置で種々の論
理機能を遂行する。

上述の明細書はこの分野で知られた付着、エツチング及
び関連する逐次段階によってチップを構成する方法を開
示している。これ等の処理段階によって各標準のセルに
関連する多重レベルのパタ−ン化された導体、半導体及
び絶縁体の分布構造体が得られる。パターンはチップの
表面上にチップ中に含まれる標準セルの分だけ繰返され
ている。

本発明は第１及び第２のレベルの金属の重畳パターンを
形成する技術の点及び第１及び第２のレベルを互に、そ
して下層の夫々導電性の貫通体に相互接続するのに使用
する技術の点で上述の明細書の原理とは異なっている。

本発明では全チップに第１及び第２のレベルの金属層を
含むすべての層を形成した後に使用する工程によって、
第１及び第２のレベルの金属層パターンを使用して標準
のセルを個性化する。第１及び第２の金属層のために選
択した独自のパターン・レイアウトとレーザ技術の使用
とが相俟って、チップ上の複数の標準セルに関するすべ
ての製造段階が完了した後の個性化が可能になる。

１９８４年２月刊のｌ’−ＶＬＳＩ設計雑誌（ＶＬＳ　
Ｉ　　Ｄｅ＋ｉｇｎ　　Ｍａｇａｒｉｎｅ　）Ｊ中の「
レーザで個性化したゲート配列体の設計（Ｄｅｓｊｇｎ
ｉｎｇａ　　Ｌａ５ｅｒ−Ｐｅｒｓｏｎａｌｉｚｅｄ　
　Ｇａｔｅ　　Ａｒｒａｙ）Ｊと題する論文は最初導体
セグメントのＸ−Ｙ配列体から形成した単一の金属レベ
ル全レーザで切断する技術を開示している。このレーザ
切断方法はＸもしくはＹ或はその両方の座標セグメント
ヲ選択的に切断してＣＭＯＳゲート配列体の製造に必要
な導電性経路を与えるもめである。この点について、こ
の論文は一層のみを個性化する技術を開示している。こ
れと比較して、本発明は２つの金属層を個性化する事に
よる標準セルの個性化技術を開示する。この個性化は第
１及び第２の金属レベルの新規なレイアウトによって可
能となる。本発明は又第１及び第２の金属レベルの一方
もしくは両方を選択的に切断する事、或いは第１及び第
２の金属レベルを選択的に溶接する事、或いは切断と溶
接を行う事を含む。

本発明はセル間接続に必要なすべての半導体素子及び下
層の導体セグメントを有する多レベル・チップの初期構
造体を対象としている。この点に関して、第２図は製造
過程の一部で構成し、た標準のセルを示す。このレベル
塩の製造を達成するために原材料のケイ素チップを先ず
酸化物及び窒化物の層で覆い、ホトレジスト・マスクを
使用して窒化物の一部をエッチし去り、所謂ＲＸ拡散層
を形成する。この拡散層の一部が第２図に幾何学的セグ
メント１４として示され、第３図の概略図では導線１４
として同定されている。次に窒化物で覆われていない箇
所に酸化物層を前よシも厚く再び成長する。次に窒化物
及び酸化物層を十分除去して選択した領域のケイ素１＝
出し、次に薄い酸化物層を再成長する。ホトレジスト・
マスクラ使用して負荷装置のチャネルを除くすべてをマ
スクし、ヒ素イオンを打ち込んで、チャネルの若干をデ
プリーション・モード装置（ＤＦＥＴ）にする。

これ等のチャネルのうちの一つの例が第２図では１５で
、第６図ではＤＦＥＴ負荷トランジスタ２１のチャンネ
ル８１５として示されている。次にマスクを付着して埋
没コンタクト領域（ＢＣＡ）を画定し、ＲＸ拡散領域と
その後に形成する１間に導電性の貫通体を形成する。第
２図同じく第３及び第４図でこれ等の貫通体の例は小さ
な正方形１０１−１３０で示されている。次にポリシリ
コンのオーミック導電性層を付着し、その上に次の酸化
物層を形成する。これ等２つの層全エッチしてＦ’ＥＴ
のゲート電極（ＰＩ層）を画定するだめのマスクにする
。ＦＥＴはＰ１導体層がＲＸ拡散層と交わる至るところ
に存在する。この様にして形成したＦＥＴ０例は第２図
でセグメント１３１もしくはセグメント１６２として示
されている。

これ等のセグメントはトランジスタ２０もしくはトラン
ジスタ２１の一部を形成し、又セルの貫通体１０１もし
くは１０２に接続する内部貫通体としても使用される。

上述の薄い酸化物層を通してＦＥＴチャネル中のゲート
のまわシにヒ素を打ち込んでＦＥＴのＮ十添加ソース及
びドレイン電極を与える。次にマスクＣ１を使用してチ
ップ上は酸化物層を付着し、酸化物を通って貫通孔全エ
ツチングし、第１の金属層（Ｍｌ）と種々の下層間のそ
の後の接続に使用する。この段階で同じ層にマスクＣ２
を使用して本発明の目的とは関係のない目的のために、
チップの端のまわりに基板に迄達するより深くエッチさ
れた貫通体を画定する事が出来る。この時黒布の製造段
階は上述の明細書に説明したものと同じであり、第２図
に表わされた多層集積体を得る。

この製造段階で、位置２０．２１．２２．２３及び２４
に負荷トランジスタとして働くデプリーション型のトラ
ンジスタ（ＤＦＥＴ　）が形成される。トランジスタ２
２．２３及び２４は標準のセルに多くの電力レベルを供
給するのに使用する負荷トランジスタである。論理トラ
ンジスタ３０．５１．６２・・・・３９も第２図に示さ
れた位置に形成され、又セルのコンタクト点即ち貫通体
１０１．１０２．１０３・・・・・・１６０も第２図に
示した個所に形成される。導電性セグメント１４４．１
４５・・・・・・１５０も標準セル全体にわたって種々
の素子及び貫通体を相互接続するために形成される。

標準セルに対する論理入力、出力（Ｉｌｏ）接続は貫通
体１２１−１２５の個所に形成され、標準セルに対する
電力及び接地接続は貫通体１２６ａ、１２８．１２９及
び１５０に与えられる。

第６図は第２図の標準セルを概略的に示したものであシ
、上述の製造Ｉ階の結果形成した種々の導線及びトラン
ジスタを示している。第２図及び第６図で貫通体及び導
電性セグメント並びにトランジスタは同じ番号で表わさ
れ、第３図の概略図は一般に第２図の回路素子の物理的
レイアウトと一致する様に配列しである。従って第３図
は以下説明する個性化段階の前の標準セルの概略図を示
している。これ等の個性化の段階は第１及び第２の金属
層Ｍ１及びＭ２のレーザ切断もしくはレーザ溶接或いは
その両方のプロセスと関連する。

第１の金属層Ｍ１は第４図に示されている。この第１の
金属層は第２図に示した基板上に付着される。チップ上
のすべての他の類似の基板及び第４図に示したパターン
は個性化の前の標準のパターンである。第４図のＭｌ層
は後に標準セルに対する接地接続となる導電性セグメン
ト１６、後に標準セルに対する電力接続となる導電性セ
グメント１８を含む。適当な絶縁層を付着した後、その
一部を第５図に示した第２のレベルの金属層Ｍ２全第４
図のＭ１層上に重ねる。第２の金属層Ｍ２は全標準セル
を越える様に横切って延びる複数の導体セグメントより
成る。第４図及び第５図は単一の標準セルに関連する夫
々の第１及び第２のレベルの金属層を示Ｉ〜でいる。し
かしながら、第４図の第１の金属層は第５図の第２の金
属層と同じく、繰返し全チップに渡って延びていると考
えられたい。従ってチップの全表面上には第１及び第２
のレベルの金属導体パターンが存在し、これ等が次の個
性化の製造段階を受ける。これ等の層を付着した後、全
チップの製造段階は実質上完了し、標準セルの形のチッ
プになる。以下説明する段階全チップ中の一つもしくは
それ以上の標準セルにほどこして設計の条件に従い標準
セルを個性化する。

第４図は又破線の輪郭で貫通体１０１−１５０の位置を
示す。これ等は下のセルから垂直に延びて第１の金属層
Ｍ１と電気的に接触する組込み導体である。第４図ｆｄ
Ｍ１層と種々の基板層間に６０個の電気的コン々り１・
点を示す。これ等のコンタクト点は種々の半導体間、半
導体と入力出力端子間及び電力接続体と半導体間に電気
的連続性を与えるのに使用される。従って第４図はＭｌ
層ですべての可能な電気的接続を形成するコンタクト点
及びＭ１導体の汎用パターンを示す。その後の処理段階
でこの汎用導電性パターンを個性化して、特定の回路機
能に必要な導体接続だけにする。

第１図は第４図の導体パターンと第５図の上の導体パタ
ーンの重畳を示す。２つの導体パターンは絶縁層によっ
て分離している。第１図では第５図の平行水平導体セグ
メントのどれも第４図の汎用垂直導電性パターンと電気
的に接続していない。

従って第１図はその後の個性化段階に備えた汎用の水平
及び垂直の導体パターンを示す。Ｍｌ及びＭ２層を複数
の下の層上に重畳して標準セルを形成した後、即ち第１
図のＭｌ及びＭ２層を第２図の半導体パターン上に重畳
した後に、一つの標準セルのだめの製造処理段階が完了
する。この製造処理段階を同時に多重セル・チップ上の
すべての標準セルに対して繰返したものとすると、複数
の標準セルの製造処理段階がこの時点で完了する。

従ってチップはこれと関連する汎用の導電性格子パター
ンを有する複数の標準のセルを含み、チップはこのまま
の形で特定の設計タスクに必要なその後の個性化段階に
備えて保管される。この様な個性化によって第７図に示
した４人力ＮＯＲ回路及び複数個の他の回路設計が得ら
れる。さらに後に説明する様に、同じ技術に従って、相
互接続し連続している事が要求される論理回路を形成す
るのにこの個性化段階が使用出来る。その後のセル個性
化段階は第１図に示した導体格子パターンにレーザ切断
装置を選択的に使用する。市販のレーザ切断装置はプラ
ス・マイナス１ミクロンの精度でチップ上の任意の位置
にレーザ・ビームを指向出来る。この様な切断装置は切
断幅が略２ミクロンの強い熱の切断用ビームを発生出来
、プログラムによって制御出来、この切断ビームをチッ
プ上の任意の位置の極めて短かいセグメント上にこの切
断ビームを指向出来る。代表的なこの様なチップは約６
．２ｍｍ平方の寸法を有するので、この寸法のチップ上
の任意の位置を探知出来、チップ上の任意の位置で数ミ
クロンの長さを切断出来る。

第１図に示された導体は一般に幅が数ミクロンで導体と
導体の間隔も数ミクロンである。従って、市販レーザ技
術はレーザ・ビームを位置付けてチップ上の単一の導体
セグメントを探知し、任意の単一の導体セグメントｉ横
切るレーザ切断動作を遂行するのに適している。

市販のレーザ溶接技術もセル間のその後の相互接続に使
用される。精度はレーザ溶接装置をチップ上の任意の位
置に指向して位置付け、溶接点に隣接する導体に影響を
与えないで、その位置でレーザ溶接動作を行う事が出来
る。本発明では、レーザ溶接技術を使用してＭ１重金属
体及びＭ２金金属体の同じ位置の離散的個所で導電性の
結合２与える。この動作はレーザ溶接ビームを所望のＭ
ｌ及びＭ２導体の交差点に指向し、レーザ溶接ビームを
付勢して、上方のＭ２層及び中間の絶縁層を通して接触
点の直下のＭ１層迄を実質的に焼く。

このレーザ溶接技術はレーザ接触点の位置に夫々のＭｌ
及びＭ２導体セグメント間に導電性の溶接部音生ずる。

上述のレーザ切断及び溶接装置はチップの表面にわたっ
て複数回の切断及び溶接動作を選択的に遂行する様にプ
ログラム出来る。この様にして個性化段階を遂行して複
数個の標準セルを特定の回路設計に変換する。プログラ
ム可能段階は適切なプログラム計算機によって制御出来
、全チップは単一の切断及び溶接動作で個性化される。

この切断及び溶接動作に必要な実際の時間は他の技術で
特定のＭｌ及びＭ２導体パターンを現像し、下の半導体
基板上にＭｌ及びＭ２層を重畳するのに必要な製造時間
よりも著しく短かい。

第６図は上に要約したセルの個性化段階が完了した後の
Ｍ１金属層を示している。これ等の個性化段階は標準セ
ルを第７図に示した論理回路に変換するのに必要とされ
る。第６図を第４図と共に参照すると、セルの個性化段
階は複数回のレーザ切断を第４図のＭ１重畳パターンに
行う必要がある事がわかる。例えば、レーザ切断部２０
１−２１１は隔離Ｍ１導体セグメントＡを形成する。導
体セグメントＡは第１図に示した標準セルの貫通体１０
３．１０４．１１３及び１１７を相互接続している。レ
ーザ切断部２１２−２１６ばＭ１金属重畳部中の導体セ
グメントＢを形成する。導体セグメントＢは第２図の回
路の貫通体１０５．１０７．１０９．１１４及び１１Ｂ
を相互接続し７ている。レーザ切断部２０９．２０８．
２１７−２２１は導体セグメントＣを形成し、このセグ
メントＣは第２図の回路中の貫通体１１１及び１１２を
相互接続している。レーザ切断部２０７．２１７．２１
９．２２０及び２２２を導体セグメントＤを形成する。

このセグメントＤは第２図の回路の貫通体１１５及び１
１６を相互接続している。

レーザ切断部２１０．２１１．２１８．２２１及び２１
３は導体セグメン）Ｅｔ−形成し、第２図の回路の貫通
体１０８及び１１０を相互接続している。導体セグメン
）Ｄ及びＥは共に回路の接地接続体を形成し、これ等の
セグメントに結合する任意の貫通体を回路の接地電位に
保持する。レーザ切断部２２４−２２８は回路の接地導
体セグメントＥを夫々の出力貫通体１２１−１２５から
切断する。上述のすべてのレーザ切断部を形成した時点
で、第２図の標準セル回路は第７図に示した４人力ＮＯ
Ｒ回路に構造が変っている。比較のために導体セグメン
）Ａ−Ｅは第７図にも示しである。

ここで導体セグメントＤ及びＥは記号（三角形）で接地
したものとして示しである。第６図に示されているレー
ザ切断部のすべては垂直の導体セグメントを横切って形
成した短かいインクレメンタルな切断部であシ、すべて
の場合に夫々の平行な水平の導体セグメントの間の点に
形成されている。

換言すると、標準セルの個性化による第７図の回路の形
成は第１の金属層Ｍ１の導電体セグメントの選択的レー
ザ切断だけによって達成され、必要なすべてのレーザ切
断部は水平のＭ２層導体の間の介在領域に形成されてい
る。

第７図の４人力ＮＯＲ回路は４つの入力端子１２２−１
２５を有し、これ等は同一チップに存在する他の標準セ
ルから受取る。同様に、第７図のＮＯＲ回路は単一の出
力端子１２１を有し、この端子は同じチップの他のセル
に接続されている。

これ等の端子１２１−１２５は貫通体１２１−１２５に
よって衣わされていたものであり、これ等は第１図では
夫々の相交ったＭｌ及びＭ２導体の下の位置に存在する
。例えば出力貫通体１２１は交差するＭｌ及びＭ２導体
の下の位置１６０に見出される。同じ様に、入力貫通体
の各々は交差するＭｌ及びＭ２導体の下の位置１６２−
１６５に存在する。これ等の貫通体の各々への外部接続
はレーザ溶接技術によって形成される。ここでレーザ溶
接部は適切な貫通位置で交差するＭｌ及びＭ２導体間に
なされる。

第６図を参照するに、上述の入力及び出力端子に関する
外部回路への接続の例が示されている。

先ず、Ｍ１導体１５２（第１図）はレーザ切断部２４８
−２５２によって一連のセグメントに分割されている。

これ等の切断部は夫々貫通体間の信号を隔離する。次に
レーザ溶接を位置１６０、及び１６２−１６５に適用し
て、第６図に示した如く夫々の貫通体からＭ２導体迄の
導電性の経路を得る。これ等の段階の結果、貫通体１２
１上の出力信号はＭ２の導体２６０に導電的に結合され
、回路設計のパラメータに従って隣接するもしくは遠隔
のセルに指向される。同様に貫通体１２２−１２５への
入力信号は夫々Ｍ２導体２６２−２６５を介して他の遠
隔回路からこれ等の点に結合される。

第８図を参照するに、その上に６つの隣接する標準セル
を有するチップの一部が示されている。

第８図の標準セルは夫々破線の分離線で分割され、特定
の標準セルは隣接するセルの鏡像をなしている。即ち、
第８図に示した下の標準セル２３２は破線２３０に関し
て中央の標準セルの鏡像になっている。同様に上の標準
セル２５４は破線２６１に関して中央の標準セル２６３
の鏡像関係になっている。第８図に示した様に配置した
複数の標準セルの製造に必要な処理段階は第２図を参照
して既に説明したものと同じであシ、予備処理段階の完
了時には第８図の標準セルの各々は第２図を参照して説
明したものと同じ性質及び物理的特性を有する。

第９図は第８図の複数の標準セルのためのＭ１重金属層
の一部を示す。第１０図は同じ複数の標準セルのための
Ｍ２金属上層の一部を示す。第９図のＭ１導体オーバー
レイ層及び第１０図のＭ２導体オーバーレイ層は各々標
準セルを特定の論理機能にする個性化段階が完了する前
の状態を示している。

第１１図は個性化したデータ・シフト・レジスタ・ラッ
チを形成するための個性化段階が完了した後の第９図の
Ｍ１金属層を示す。第１１図に示した一連のレーザ切断
部から生じた個性化回路が第１２図に概略的に示されて
いる。

第１１図のＭ１金属層は標準セル２５４の６１個のレー
ザ切断部２４０、標準セル２３３中に３８個のレーザ切
断部２４１及び標準セル２６２中に３３個のレーザ切断
部２４２を含む。第１１図のＭ１金属オーバーレイ層は
セルからセルに連続的に垂直方向に走り、セル間導体結
合の一部を与えている。例えば、導体セグメント２４４
は標準のセル２３２．２５３及び２３４のすべてにまた
がって延びる連続導体セグメントであり、代表的には第
１２図に示した電力源Ｖｄｄに接続した電力供給バスと
して使用される。同様に、導体セグメント２４５もすべ
ての標準セル上に延び、第１２図の端子ＧＮＤで示した
様に標準セル内のすべての回路のだめの接地接続を与え
ている。

端子ＡＯ乃至Ｄｏ及び工０は第１２図の概略的に示した
回路への入力を示し、端子士Ｌ１及び士Ｌ２は出力を表
わしている。入力信号及び出力信号はＭ１層とＭ２層間
の適当な位置のレーザ溶接接続によって第１１図の標準
セルに結合される。

実施について説明すると、本発明の方法は複数の標準セ
ル並びにその上にＭｌ及びＭ２層を形成したチップにつ
いて適用される。

本発明の段階を開始する前の、チップ上には第２図に示
した様な複数の標準のセルが存在し、その上には第１図
に示した様なＭｌ及びＭ２層が存在する。相互接続すべ
き標準のセルの各々もしくは複数の標準セルに対して、
切断すべきＭｌ及びＭ２導体セグメントのすべてを同定
する手順を与え、これ等の切断の座標位置を選択する。

この部分の手順は計算機のソフト・ウェア・ルーチンに
よって容易に与えられる。このルーチンで利用可能な論
理回路のライブラリが発生され、ライブラリ中で、回路
の各々を形成するのに必要な対応するレーザ切断部がセ
ルに関連する座標位置で同定される。この様なルーチン
は簡単なものであり、はとんど通常の技法全使用する。

レーザ切断部分を決めた後、チップを数ミクロン内のレ
ーザ切断の精度を有するレーザ切断装置に取付ける。次
にレーザ切断過程を開始するが、チップ上には単一の動
作ですべてのレーザ切断部を形成する事が好ましい。本
発明の方法を具体化する次の段階で、レーザ溶接に必要
な座標位置、セル間の信号伝達に必要な座標位置も固定
され、レーザ溶接機械がプログラムされて単一の一連の
動作ですべてのレーザによる溶接が自動的に行われる。

切断及び溶接動作が完了した後に、チップをこの技術分
野で一般に知られた技法に従って保護用に被覆した。こ
の被覆チップが設計回路構造として使用される。

Ｇ９発明の効果 本発明の方法は回路を個性化するのに複雑な付着もしく
はエツチング段階を含まないので、回路を個性化するた
めの総処理時間を著しく短縮するという効果を与える。

【図面の簡単な説明】

第１図は第１及び第２の金属層の複合上面図である。第
２図は多重セル・チップの一つのセルの複数の下の層を
示した上面図である。第６図は第２図のセルの概略図で
ある。第４図は標準セルの標準の第１の金属のオーバー
レイ層を示した上面図である。第５図は標準セルのだめ
の第２の金属オーバーレイ層を示した上面図である。第
６図は個性化段階の後の第１及び第２の金属層の複合上
面図である。第７図（ｄ第１図及び第６図に示した段階
の結果として形成された論理回路の概略図である。第８
図は３つの標準セルの複数の下層を示した上面図である
。第９図は第８図に示したセルのための第１の金属オー
バーレイ層を示した上面図である。第１０図は第８図に
示したセルのだめの第２の金属オーバーレイ層を示した
図である。 第１１図（ｄ第８図乃至第１０図によって示されたセル
を個性化するだめの第１の金属層の切断部を示した上面
図である。第１２図は第８図乃至第１１図によって示し
た個性化回路の概略図である。 １４・・・・拡散層（導線）、１５・・・・ＦＥＴのチ
ャンネル、１６・・・・接地導体セグメント、１８・・
・・電力導体セグメント、２０．２１．２２．２３．２
４・・・・負荷ｊ・ランジスタ、３ａ、３１乃至３９・
・・・論理トランジスタ、１０１乃至１３０・・・・貫
通体、１４４．１４５乃至１５０・・・・導電性セグメ
ント、２０１乃至２１１・・・・切断部（導体セグメン
トＡの）、２１２乃至２１６・・・・切断部（ＢＪ、２
０８．２０９．２１７乃至２２１・・・・切断部（Ｃ）
、２０７．２１７．２１９．２２０．２２２・・・・切
断部の）、　２１０．’２１１、２１８、２２１、２１
６・・・・切断部（Ｅ）、２６０乃至２６５・・・・水
平Ｍ２層。 出願人　インターナＸチル・ビジネス・マシーＺズ・コ
ーポレーション代理人　弁理士　　山　　　本　　　仁
　　　朗（外１名） 標準セＩし 第２図 第３図 第４図 牙２の金属層 第５図 イ固ヤ七イヒ、有駐０イ会ご届【眉ｉ 第６図 ３フのｉｐ！％準セｊし 第８図 ＭＩ　Ｍ　　　　　　　　　　　Ｍ２層シフト　レジス
タラッチ 第１２図

Claims (2)

【特許請求の範囲】
1. （１）各々導電性素子及び半導体素子の予じめ定まつた
   配列、並びに既知の配置をなし選択した素子に接続され
   上方に突出する複数の導電性貫通体を有する多機能セル
   の配置体を含み、さらに （ａ）上記配列体に重畳し、上記導電性の貫通体が貫ぬ
   く絶縁層と、 （ｂ）上記絶縁層上に重畳し、上記貫通体と導電的に結
   合する総体的に平行な導体セグメントとして配列され、
   上記セルの配列体全体にわたつて繰返す第１の金属導体
   パターンと、 （ｃ）上記第１の金属導体パターン上の絶縁層と、（ｄ
   ）上記第１の金属導体パターンに直交して平行な導体セ
   グメントとして配列された第２の金属導体パターンより
   成り、第１の導体セグメントが隣接する第２の導体セグ
   メント間のギャップを橋渡ししている事を特徴とする集
   積回路。
2. （２）各セルが、ほぼ平行な導体セグメント・パターン
   からなるＭ１導体層と、上記Ｍ１導体層のパターンにほ
   ぼ垂直な、ほぼ平行な導体セグメント・パターンからな
   るＭ２導体層と、上記Ｍ１導体層と上記Ｍ２導体層を分
   離するための絶縁層を有するような、多機能セルのアレ
   イを有する集積回路の個性化方法において、 （ａ）上記絶縁層を介して、上記Ｍ２導体層の隣接する
   導体セグメント間にレーザ・ビームを指向することによ
   り上記Ｍ１導体層の導体セグメントを選択的に切断し、 （ｂ）上記Ｍ２導体層の導体セグメントに、上記絶縁層
   を介することなくレーザ・ビームを指向することにより
   上記Ｍ２導体層の導体セグメントを選択的に切断し、 （ｃ）上記Ｍ１導体層と上記Ｍ２導体層の交差する箇所
   にレーザ・ビームを指向することにより上記Ｍ１導体層
   を上記Ｍ２導体層に溶着する工程を含む、 集積回路の個性化方法。