JPH022674A - 集積回路パターンの形成方法 - Google Patents
集積回路パターンの形成方法Info
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- JPH022674A JPH022674A JP63146865A JP14686588A JPH022674A JP H022674 A JPH022674 A JP H022674A JP 63146865 A JP63146865 A JP 63146865A JP 14686588 A JP14686588 A JP 14686588A JP H022674 A JPH022674 A JP H022674A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
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- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- H01L27/118—Masterslice integrated circuits
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
集積回路パターンの形成方法、特に、マスクスライス方
式を用いてチップ上に機能ブロック単位のパターンを作
成することによりＬＳＩのパターンを形成する技術に関
し、 プロセスの簡略化を図ってターン・アラウンド・タイム
を短縮し、歩留りの向上に寄与させることを目的とし、 トランジスタ・パターンをセル単位で規則的に配列する
第１の工程と、第１の配線パターンおよび第２の配線パ
ターンを互いに交互に所定の長さ単位で前記トランジス
タの形成領域上を通過するように網の目状に配置し、か
つ、第１のコンタクトホールのパターンを該トランジス
タのゲーＨＪｔ域およびソース・ドレイン領域が該第１
の配線パターンまたは第２の配線パターンのいずれかに
接続されるよう配置する第２の工程と、前記第１の配線
パターンおよび第２の配線パターンの交点に第２のコン
タクトホールのパターンを配置する第３の工程とを具備
し、前記第１および第２の工程において形成された固定
のパターンに対し所定の条件に基づき前記第２のコンタ
クトホールのパターンの配置を適宜変更して集積回路パ
ターンを形成するように構成する。
式を用いてチップ上に機能ブロック単位のパターンを作
成することによりＬＳＩのパターンを形成する技術に関
し、 プロセスの簡略化を図ってターン・アラウンド・タイム
を短縮し、歩留りの向上に寄与させることを目的とし、 トランジスタ・パターンをセル単位で規則的に配列する
第１の工程と、第１の配線パターンおよび第２の配線パ
ターンを互いに交互に所定の長さ単位で前記トランジス
タの形成領域上を通過するように網の目状に配置し、か
つ、第１のコンタクトホールのパターンを該トランジス
タのゲーＨＪｔ域およびソース・ドレイン領域が該第１
の配線パターンまたは第２の配線パターンのいずれかに
接続されるよう配置する第２の工程と、前記第１の配線
パターンおよび第２の配線パターンの交点に第２のコン
タクトホールのパターンを配置する第３の工程とを具備
し、前記第１および第２の工程において形成された固定
のパターンに対し所定の条件に基づき前記第２のコンタ
クトホールのパターンの配置を適宜変更して集積回路パ
ターンを形成するように構成する。
〔産業上の利用分野］
本発明は、集積回路パターンの形成方法に関し、特に、
マスクスライス方式を用いてチップ上に機能ブロック単
位のパターンを作成することにより大規模集積回路（Ｌ
ＳＩ）のパターンを形成する技術に関する。
マスクスライス方式を用いてチップ上に機能ブロック単
位のパターンを作成することにより大規模集積回路（Ｌ
ＳＩ）のパターンを形成する技術に関する。
マスクスライス方式は、ｒＬｓＩ ｏｎ ５ｌｉｃｅｊ
方式の中の固定配線方式の一つであり、プロセスの拡散
工程終了までのパターン（ベーシック・セルと呼ばれる
一定のトランジスタ・パターン）を共通として、固定の
配線パターンのみを品種によって変更する方式である。
方式の中の固定配線方式の一つであり、プロセスの拡散
工程終了までのパターン（ベーシック・セルと呼ばれる
一定のトランジスタ・パターン）を共通として、固定の
配線パターンのみを品種によって変更する方式である。
第１５図にはトランジスタ・パターンの典型的な一例が
示される。同図にお６＞て、ｖｏ。は高電位の電源ライ
ンのパターン、ＶＳＳは低電位の電源ラインのパターン
を表す。（ａ）は１ベーシツク・セル（−点鎖線で表示
）に相当するトランジスタ・パターンを示し、（ｂ）に
おいてハツチングで示される部分Ａはトランジスタのゲ
ートに相当する領域を示す。また、（ｃ）においてハツ
チングで示される部分Ｂ、およびＢ、はそれぞれトラン
ジスタのソース・ドレイン（Ｓ／Ｄ）領域を形成するた
めのＰ型打込み領域、Ｎ型打込み領域を示す。（ｄ）は
トランジスタが形成される領域を表しており、ハツチン
グで示される部分ＣＰＩおよびｃｒｔはそれぞれＰチャ
ネル型トランジスタ、ＣＭｌおよびＣＮ□はそれぞれＮ
チャネル型トランジスタを示す。つまり、４個のトラン
ジスタにより１ベーシツク・セルが構成されている。
示される。同図にお６＞て、ｖｏ。は高電位の電源ライ
ンのパターン、ＶＳＳは低電位の電源ラインのパターン
を表す。（ａ）は１ベーシツク・セル（−点鎖線で表示
）に相当するトランジスタ・パターンを示し、（ｂ）に
おいてハツチングで示される部分Ａはトランジスタのゲ
ートに相当する領域を示す。また、（ｃ）においてハツ
チングで示される部分Ｂ、およびＢ、はそれぞれトラン
ジスタのソース・ドレイン（Ｓ／Ｄ）領域を形成するた
めのＰ型打込み領域、Ｎ型打込み領域を示す。（ｄ）は
トランジスタが形成される領域を表しており、ハツチン
グで示される部分ＣＰＩおよびｃｒｔはそれぞれＰチャ
ネル型トランジスタ、ＣＭｌおよびＣＮ□はそれぞれＮ
チャネル型トランジスタを示す。つまり、４個のトラン
ジスタにより１ベーシツク・セルが構成されている。
上述したマスクスライス方式においては、配線のパター
ンを様々に設計および作成することによって所望の回路
を構成するようになっているが、その場合、一般には２
種類のアルミニウム（＾ｌ）配線のパターンと２種類の
コンタクトホール（またはビア）のパターンを用いて所
望の回路が作成される。ここで、第１のコンタクトホー
ル（以下、ＮＡで表す）は、基板に形成された機能素子
（トランジスタ）の導電領域と第１のＡｔ配線（以下、
ＬＡで表す）とを接続するための孔であり、第２のコン
タクトホール（以下、ＮＢで表す）は、第１のＡＩ配線
ＬＡと第２のＡｔ配線（以下、ＬＢで表す）とを接続す
るための孔である。
ンを様々に設計および作成することによって所望の回路
を構成するようになっているが、その場合、一般には２
種類のアルミニウム（＾ｌ）配線のパターンと２種類の
コンタクトホール（またはビア）のパターンを用いて所
望の回路が作成される。ここで、第１のコンタクトホー
ル（以下、ＮＡで表す）は、基板に形成された機能素子
（トランジスタ）の導電領域と第１のＡｔ配線（以下、
ＬＡで表す）とを接続するための孔であり、第２のコン
タクトホール（以下、ＮＢで表す）は、第１のＡＩ配線
ＬＡと第２のＡｔ配線（以下、ＬＢで表す）とを接続す
るための孔である。
すなわち、従来のマスクスライス方式においては、固定
のトランジスタ・パターンを設定した後で配線パターン
を作成する場合、第１のＡＩ配線ＬＡを作成する工程と
、第１のコンタクトホールＮＡを作成する工程と、第２
のＡ１配線ＬＢを作成する工程と、第２のコンタクトホ
ールＮＢを作成する工程との計４工程が必要であり、し
かも、各工程毎Ｇこそれぞれのパターンをユーザの要望
あるいは品種に応じて変更する必要があった。
のトランジスタ・パターンを設定した後で配線パターン
を作成する場合、第１のＡＩ配線ＬＡを作成する工程と
、第１のコンタクトホールＮＡを作成する工程と、第２
のＡ１配線ＬＢを作成する工程と、第２のコンタクトホ
ールＮＢを作成する工程との計４工程が必要であり、し
かも、各工程毎Ｇこそれぞれのパターンをユーザの要望
あるいは品種に応じて変更する必要があった。
しかしながら、これら４工程のうちいくつかの工程につ
いてトランジスタ・パターンと同様に固定のパターンを
設定しておき、残りの工程についてのみパターンを様々
に作成して所望の回路を構成することができれば、その
分だけ工程が簡略化されるので、ターン・アラウンド・
タイムの短縮化という観点、ひいては歩留りの向上とい
う観点からより一層好適なものとなる。
いてトランジスタ・パターンと同様に固定のパターンを
設定しておき、残りの工程についてのみパターンを様々
に作成して所望の回路を構成することができれば、その
分だけ工程が簡略化されるので、ターン・アラウンド・
タイムの短縮化という観点、ひいては歩留りの向上とい
う観点からより一層好適なものとなる。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、プロセスの簡略化を図ってターン・アラウン
ド・タイムを短縮し、歩留りの向上に寄与させることが
できる集積回路パターンの形成方法を提供することを目
的としている。
たもので、プロセスの簡略化を図ってターン・アラウン
ド・タイムを短縮し、歩留りの向上に寄与させることが
できる集積回路パターンの形成方法を提供することを目
的としている。
（課題を解決するための手段〕
上述した従来技術における課題を解決するために、本発
明の集積回路パターンの形成方法は、トランジスタ・パ
ターンをセル単位で規則的に配列する第１の工程と、第
１の配線パターンおよび第２の配線パターンを互いに交
互に所定の長さ単位で前記トランジスタの形成領域上を
通過するように綱の目状に配置し、かつ、第１のコンタ
クトホールのパターンを該トランジスタのゲート領域お
よびソース・ドレイン領域が該第１の配線パターンまた
は第２の配線パターンのいずれかに接続されるよう配置
する第２の工程と、前記第１の配線パターンおよび第２
の配線パターンの交点に第２のコンタクトホールのパタ
ーンを配置する第３の工程とを具備し、第１および第２
の工程において形成された固定のパターンに対し、所定
の条件に基づき前記第２のコンタクトホールのパターン
の配置を適宜変更して集積回路パターンを形成するよう
になっている。
明の集積回路パターンの形成方法は、トランジスタ・パ
ターンをセル単位で規則的に配列する第１の工程と、第
１の配線パターンおよび第２の配線パターンを互いに交
互に所定の長さ単位で前記トランジスタの形成領域上を
通過するように綱の目状に配置し、かつ、第１のコンタ
クトホールのパターンを該トランジスタのゲート領域お
よびソース・ドレイン領域が該第１の配線パターンまた
は第２の配線パターンのいずれかに接続されるよう配置
する第２の工程と、前記第１の配線パターンおよび第２
の配線パターンの交点に第２のコンタクトホールのパタ
ーンを配置する第３の工程とを具備し、第１および第２
の工程において形成された固定のパターンに対し、所定
の条件に基づき前記第２のコンタクトホールのパターン
の配置を適宜変更して集積回路パターンを形成するよう
になっている。
上述した構成によれば、第２のコンタクトホールのパタ
ーンのみを様々に作成することにより所望のＬＳＩが構
成されるようになっている。つまり、配線パターンのう
ち第１の配線、第１のコンタクトホールおよび第２の配
線の３種類のパターンがトランジスタ・パターンと同様
に固定化されているので、全体のプロセスが従来形に比
して簡略化される。これは、ターン・アラウンド・タイ
ムの短縮化、ひいては歩留りの向上に寄与するものであ
る。
ーンのみを様々に作成することにより所望のＬＳＩが構
成されるようになっている。つまり、配線パターンのう
ち第１の配線、第１のコンタクトホールおよび第２の配
線の３種類のパターンがトランジスタ・パターンと同様
に固定化されているので、全体のプロセスが従来形に比
して簡略化される。これは、ターン・アラウンド・タイ
ムの短縮化、ひいては歩留りの向上に寄与するものであ
る。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第１図（ａ）〜（ｄ）には本発明の一実施例としてのＬ
ＳＩパターンの形成工程のうち主な工程が示される。
ＳＩパターンの形成工程のうち主な工程が示される。
第１図（ａ）は拡散工程終了までのパターン、すなわち
トランジスタ・パターンを形成する工程を表す。図中、
ＴＲはトランジスタ・パターン、Ｇはゲート領域、Ｓ／
Ｄはソース・ドレイン領域、Ｆはフィールド領域を示す
。共通のゲート領域によって接続される２つのトランジ
スタ、すなわちＰチャネル型トランジスタおよびＮチャ
ネル型トランジスタ、により１つのセルが構成される。
トランジスタ・パターンを形成する工程を表す。図中、
ＴＲはトランジスタ・パターン、Ｇはゲート領域、Ｓ／
Ｄはソース・ドレイン領域、Ｆはフィールド領域を示す
。共通のゲート領域によって接続される２つのトランジ
スタ、すなわちＰチャネル型トランジスタおよびＮチャ
ネル型トランジスタ、により１つのセルが構成される。
つまりこの工程では、トランジスタ・パターンＴＲがセ
ル単位で規則的に配列される。
ル単位で規則的に配列される。
第１図（ｂ）は第１のＡ１配線、すなわちＬＡのパター
ンを形成する工程を表す。図中、破線で示される部分は
トランジスタ・パターン、１本の実線で示される部分（
＋）はＬＡのパターンを示し、特に■。。で示されるＬ
Ａのパターンは高電位の電源ライン（電圧は５Ｖ）、Ｖ
ｓｓで示されるＬＡのパターンは低電位の電源ライン（
電圧はＯＶ）を表す。
ンを形成する工程を表す。図中、破線で示される部分は
トランジスタ・パターン、１本の実線で示される部分（
＋）はＬＡのパターンを示し、特に■。。で示されるＬ
Ａのパターンは高電位の電源ライン（電圧は５Ｖ）、Ｖ
ｓｓで示されるＬＡのパターンは低電位の電源ライン（
電圧はＯＶ）を表す。
この工程では、第１の配線パターンＬＡは、所定の長さ
単位で不連続的に、かつ、トランジスタの形成領域上を
通過するように網の目状に配置される。また、電源ライ
ンＶＤＤおよびＶＳＳの配線パターンＬＡは、網の目状
に配置された配線パターンＬＡのいずれとも交差しない
ように、かつ、トランジスタの形成領域上を通過するよ
うに一方向（図示の例では紙面に対して縦方向）に形成
される。
単位で不連続的に、かつ、トランジスタの形成領域上を
通過するように網の目状に配置される。また、電源ライ
ンＶＤＤおよびＶＳＳの配線パターンＬＡは、網の目状
に配置された配線パターンＬＡのいずれとも交差しない
ように、かつ、トランジスタの形成領域上を通過するよ
うに一方向（図示の例では紙面に対して縦方向）に形成
される。
第１図（Ｃ）は第１のコンタクトホール、すなわちＮＡ
のパターンを形成する工程を表す。図中、破線で示され
る部分はトランジスタ・パターン、１本の実線で示され
る部分（＋）はＬＡのパターン、×印で示される部分は
ＮＡのパターンを表す。
のパターンを形成する工程を表す。図中、破線で示され
る部分はトランジスタ・パターン、１本の実線で示され
る部分（＋）はＬＡのパターン、×印で示される部分は
ＮＡのパターンを表す。
この工程では、第１のコンタクトホールのパターンＮＡ
は、各トランジスタＴＲのゲーＨＪｉ域（１箇所）およ
びソース・ドレイン領域（２箇所）が第１の配線パター
ンＬＡに接続されるよう配置される。
は、各トランジスタＴＲのゲーＨＪｉ域（１箇所）およ
びソース・ドレイン領域（２箇所）が第１の配線パター
ンＬＡに接続されるよう配置される。
従って、トランジスタの３つの端子（ゲート、ソースお
よびドレイン）が第１のコンタクトホールＮＡを介して
第１の配線ＬＡに固定的に接続されたパターンが形成さ
れる。第１図（ｃ）のパターンを等節約に示した回路構
成が第２図に示される。図中、Ｐｌはゲートに対応し、
Ｐ２およびＰ３はソース・ドレインに対応する。
よびドレイン）が第１のコンタクトホールＮＡを介して
第１の配線ＬＡに固定的に接続されたパターンが形成さ
れる。第１図（ｃ）のパターンを等節約に示した回路構
成が第２図に示される。図中、Ｐｌはゲートに対応し、
Ｐ２およびＰ３はソース・ドレインに対応する。
第１図（ｄ）は第２のＡＩ配線、すなわちＬ８のパター
ンを形成する工程を表す。図中、破線で示される部分は
トランジスタ・パターン、１本の実線で示される部分（
１）はＬＡのパターン、×印で示される部分はＮＡのパ
ターン、２本の実線で示される部分（１１）はＬＢのパ
ターンを表す。
ンを形成する工程を表す。図中、破線で示される部分は
トランジスタ・パターン、１本の実線で示される部分（
１）はＬＡのパターン、×印で示される部分はＮＡのパ
ターン、２本の実線で示される部分（１１）はＬＢのパ
ターンを表す。
この工程では、第２の配線パターンＬＢは、所定の長さ
単位で不連続的に、かつ、トランジスタの形成領域上を
通過するように網の目状に、かつ、不連続的に形成され
た第１の配線パターンＬＡの間を連絡するような形態で
、配置される。
単位で不連続的に、かつ、トランジスタの形成領域上を
通過するように網の目状に、かつ、不連続的に形成され
た第１の配線パターンＬＡの間を連絡するような形態で
、配置される。
従って、第１の配線パターンＬＡおよび第２の配線パタ
ーンＬＢの交点に第２のコンタクトホールのパターンＮ
Ｂを適宜配置し、その配置形態を所定の条件に基づいて
適宜変更することにより、所望とするＬＳＩを構成する
ことができる。
ーンＬＢの交点に第２のコンタクトホールのパターンＮ
Ｂを適宜配置し、その配置形態を所定の条件に基づいて
適宜変更することにより、所望とするＬＳＩを構成する
ことができる。
以下、第１図の工程に基づき作成される機能ブロック単
位の各種パターンについて、第３図〜第１２図を参照し
ながら説明する。
位の各種パターンについて、第３図〜第１２図を参照し
ながら説明する。
第３ 図（ａ）〜（ｃ）は１つのインバータにより構成
される反転回路の構成を示す。同図（ａ）において、黒
い丸印で示される部分は第２のコンタクトホールのパタ
ーンＮＢを表す。つまり、この部分で第１の配線パター
ンおよび第２の配線パターンが接続される。この回路パ
ターンを等節約に示したものが（ｂ）に示され、更にそ
れをゲート表示によって示したものが（ｃ）に示される
。図中、対応する箇所には同じ参照符号が付されている
。
される反転回路の構成を示す。同図（ａ）において、黒
い丸印で示される部分は第２のコンタクトホールのパタ
ーンＮＢを表す。つまり、この部分で第１の配線パター
ンおよび第２の配線パターンが接続される。この回路パ
ターンを等節約に示したものが（ｂ）に示され、更にそ
れをゲート表示によって示したものが（ｃ）に示される
。図中、対応する箇所には同じ参照符号が付されている
。
同様に、第４図（ａ）〜（Ｃ）は２つのインバータによ
り構成される反転回路の構成、第５図（ａ）〜（ｃ）は
２人力ナンドゲートの構成、第６図（ａ）〜（ｃ）は３
人力ナンドゲートの構成、第７図（ａ）〜（ｃ）は４人
力ナンドゲートの構成、第８図（ａ）〜（Ｃ）は１つの
２人力アンドゲートおよび１つの２人カッアゲートによ
って構成される３人力のゲート回路の構成、第９図（ａ
）〜（ｃ）は１つの３人力アンドゲートおよび１つの２
人カッアゲートによって構成される４人力のゲート回路
の構成、第１０図（ａ）〜（ｃ）は２つの２人力アンド
ゲートおよび１つの２人カッアゲートによって構成され
る４人力のゲート回路の構成、第１１図（ａ）〜（ｃ）
は１つの２人力アンドゲートおよび１つの３人力ナンド
ゲートによって構成される４人力のゲート回路の構成、
そして、第１２図（ａ）〜（ｃ）は１つの２人力オアゲ
ート、１つの２人力アンドゲートおよび１つの２人カッ
アゲートによって構成される４人力のゲート回路の構成
を示す。
り構成される反転回路の構成、第５図（ａ）〜（ｃ）は
２人力ナンドゲートの構成、第６図（ａ）〜（ｃ）は３
人力ナンドゲートの構成、第７図（ａ）〜（ｃ）は４人
力ナンドゲートの構成、第８図（ａ）〜（Ｃ）は１つの
２人力アンドゲートおよび１つの２人カッアゲートによ
って構成される３人力のゲート回路の構成、第９図（ａ
）〜（ｃ）は１つの３人力アンドゲートおよび１つの２
人カッアゲートによって構成される４人力のゲート回路
の構成、第１０図（ａ）〜（ｃ）は２つの２人力アンド
ゲートおよび１つの２人カッアゲートによって構成され
る４人力のゲート回路の構成、第１１図（ａ）〜（ｃ）
は１つの２人力アンドゲートおよび１つの３人力ナンド
ゲートによって構成される４人力のゲート回路の構成、
そして、第１２図（ａ）〜（ｃ）は１つの２人力オアゲ
ート、１つの２人力アンドゲートおよび１つの２人カッ
アゲートによって構成される４人力のゲート回路の構成
を示す。
上述した実施例では電源ラインｖｎｏまたはＬｓの配線
パターンとしてＬＡを縦方向にのみ配列した場合につい
て説明したが、電源ラインの配列形態は、それに限定さ
れず、構成されるＬＳＩの形態に応じて適宜固定配線パ
ターンを少し変えるだけで容易に変更され得る。例えば
、第１３図に示されるように、電源ラインの配線パター
ンとしてＬＡおよびＬＢの双方を縦方向と横方向にそれ
ぞれ１本おきに配列してもよいし、あるいは第１４図に
示されるように、縦方向についてはＬＡおよびＬＢの双
方をそれぞれ２本おきに配列し、横方向についてはＬＢ
のみを配列することもできる。また、場合によってはこ
のような電源ラインをわざわざ設けなくても、ＬＡまた
はＬＢの配線パターンの一部を電源ラインとして用いる
ことも可能である。
パターンとしてＬＡを縦方向にのみ配列した場合につい
て説明したが、電源ラインの配列形態は、それに限定さ
れず、構成されるＬＳＩの形態に応じて適宜固定配線パ
ターンを少し変えるだけで容易に変更され得る。例えば
、第１３図に示されるように、電源ラインの配線パター
ンとしてＬＡおよびＬＢの双方を縦方向と横方向にそれ
ぞれ１本おきに配列してもよいし、あるいは第１４図に
示されるように、縦方向についてはＬＡおよびＬＢの双
方をそれぞれ２本おきに配列し、横方向についてはＬＢ
のみを配列することもできる。また、場合によってはこ
のような電源ラインをわざわざ設けなくても、ＬＡまた
はＬＢの配線パターンの一部を電源ラインとして用いる
ことも可能である。
また、上述した実施例ではトランジスタの３つの端子（
ゲート、ソースおよびドレイン）が第１のコンタクトホ
ールＮＡを介して第１の配線ＬＡに固定的に接続される
場合（第１図（ｃ）参照）について説明したが、本発明
の要旨からも明らかなようにそれに限定されない。例え
ば、トランジスタの各端子は、第１のコンタクトホール
ＮＡおよび第２のコンタクトホールＮＢを介して第２の
配線ＬＢに固定的に接続されるようにしてもよい。
ゲート、ソースおよびドレイン）が第１のコンタクトホ
ールＮＡを介して第１の配線ＬＡに固定的に接続される
場合（第１図（ｃ）参照）について説明したが、本発明
の要旨からも明らかなようにそれに限定されない。例え
ば、トランジスタの各端子は、第１のコンタクトホール
ＮＡおよび第２のコンタクトホールＮＢを介して第２の
配線ＬＢに固定的に接続されるようにしてもよい。
従来はＬＡ、ＮＡ、 ＬＢおよびＮＢの４工程に対して
それぞれのパターンをユーザの要望あるいは品種に応じ
て変更する必要があったが、本発明の集積回路パターン
の形成方法によれば、ＮＢのパターンを適宜変更するだ
けで所望の集積回路パターンを形成することができる。
それぞれのパターンをユーザの要望あるいは品種に応じ
て変更する必要があったが、本発明の集積回路パターン
の形成方法によれば、ＮＢのパターンを適宜変更するだ
けで所望の集積回路パターンを形成することができる。
このように、全体のプロセスが従来形に比して大幅に筒
略化されるので、ターン・アラウンド・タイムの短縮化
、ひいては歩留りの向上に大いに寄与させることができ
る。
略化されるので、ターン・アラウンド・タイムの短縮化
、ひいては歩留りの向上に大いに寄与させることができ
る。
第１図（ａ）〜（ｄ）は本発明の一実施例としてのＬＳ
Ｉパターンの形成方法を説明するための工程図、 第２図は第１図（ｃ）に示されるパターンの等価回路図
、 第３図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第１の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第４図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第２の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第５図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第３の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第６図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第４の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第７図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第５の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第８図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第６の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第９図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第７の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第１０図（ａ）〜（ｃ）は第１図の工程に基づき作成さ
れる機能ブロック単位のパターンの第８の例を示す図で
、（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）は
ゲート表示による回路図、 第１１図（ａ）〜（ｃ）は第１図の工程に基づき作成さ
れる機能ブロック単位のパターンの第９の例を示す図で
、（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）は
ゲート表示による回路図、 第１２図（ａ）〜（ｃ）は第１図の工程に基づき作成さ
れる機能ブロック単位のパターンの第１０の例を示す図
で、（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）
はゲート表示による回路図、 第１３図は第１図（ｄ）に示されるパターンの一変形例
を示すパターン図、 第１４図は第１図（ｄ）に示されるパターンの他の変形
例を示すパターン図、 第１５図はトランジスタ・セルの典型的な一例を示すパ
ターン図、 である。 （符号の説明） ＴＲ・・・トランジスタ・パターン、 ＬＡＸＬＢ・・・配線パターン、 Ｎ＾、ＮＢ・・・コンタクトホールのパターン、Ｇ・・
・トランジスタのゲート領域、 Ｓ／Ｄ・・・トランジスタのソース・ドレイン領域。 （ａ） 第１図 ＴＦ’ｌ・・・ トランノスタリ？ターンＳ／Ｄ・・
ノース・ドレイン領域 Ｇ・ デート領域 Ｆ−フィールド領域 （ｂ） 本発明の一実施例としてのＬＳＩ−ｅターンの形成方法
を説明するための工程図 第１図 ｊ −−ｆｆｉ ・・ トランゾスタ・・シターン□
・・・第４のＡｔ配線（ＬＡ） （ｃｌ） 本発明の一実施例としてのＬＳＩ／＃ターンの形成方法
を説明するための工程図 第１月 トランクスタリやターン 第１のＡｔ配線（ＬＡ） 第１のコンタクトホール（ＮＡ） 第２のＡｔ配線（ＬＢ） （Ｃ） 本発明の一実施例としてのＬＳＩ７＃ターンの形成方法
を説明するための工程図 第１図 トランゾスタ・ノーターン 第１のＡｔ配線（ＬＡ） 第」のコンタクトホール（ＮＡ） Ｐチャネルトランジスタ÷Ｎチャネルトランノスタ第１
図Ｃ）に示される７Ｐタ ンの等価＠路図 （ａ） （ｂ） 第１図の工程に基づき作成される機能ブロック単位の／
４′ターンの第５の例を示す図 （ａ） Ｏ０ （ｂ） 第１図の工程に基づき作成される機能ブロック単位のパ
ターンの第７の例を示す図 第９目 （ａ） （ｂ） （ｃ） 第１図の工程に基づき作成される機能ブロック単位の／
シターンの第６の例を示す図 第８図 ｆａ） （ｂ） 第１図の工程に基づき作成される＋！に能ブロック単位
のノやターンの第８の例を示す図 第１０図 （ａ） 第１図（ｄ）に示されるパターンの 一変形例を示すパターン図 第１３図 （ａ） ・卆ターンの第１０の例を示す図 第１図Ｆｄｌに示てれるｉ＜’ターンの他の変形例を示
すパターン図 第１４図
Ｉパターンの形成方法を説明するための工程図、 第２図は第１図（ｃ）に示されるパターンの等価回路図
、 第３図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第１の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第４図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第２の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第５図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第３の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第６図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第４の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第７図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第５の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第８図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第６の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第９図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第７の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、 第１０図（ａ）〜（ｃ）は第１図の工程に基づき作成さ
れる機能ブロック単位のパターンの第８の例を示す図で
、（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）は
ゲート表示による回路図、 第１１図（ａ）〜（ｃ）は第１図の工程に基づき作成さ
れる機能ブロック単位のパターンの第９の例を示す図で
、（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）は
ゲート表示による回路図、 第１２図（ａ）〜（ｃ）は第１図の工程に基づき作成さ
れる機能ブロック単位のパターンの第１０の例を示す図
で、（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）
はゲート表示による回路図、 第１３図は第１図（ｄ）に示されるパターンの一変形例
を示すパターン図、 第１４図は第１図（ｄ）に示されるパターンの他の変形
例を示すパターン図、 第１５図はトランジスタ・セルの典型的な一例を示すパ
ターン図、 である。 （符号の説明） ＴＲ・・・トランジスタ・パターン、 ＬＡＸＬＢ・・・配線パターン、 Ｎ＾、ＮＢ・・・コンタクトホールのパターン、Ｇ・・
・トランジスタのゲート領域、 Ｓ／Ｄ・・・トランジスタのソース・ドレイン領域。 （ａ） 第１図 ＴＦ’ｌ・・・ トランノスタリ？ターンＳ／Ｄ・・
ノース・ドレイン領域 Ｇ・ デート領域 Ｆ−フィールド領域 （ｂ） 本発明の一実施例としてのＬＳＩ−ｅターンの形成方法
を説明するための工程図 第１図 ｊ −−ｆｆｉ ・・ トランゾスタ・・シターン□
・・・第４のＡｔ配線（ＬＡ） （ｃｌ） 本発明の一実施例としてのＬＳＩ／＃ターンの形成方法
を説明するための工程図 第１月 トランクスタリやターン 第１のＡｔ配線（ＬＡ） 第１のコンタクトホール（ＮＡ） 第２のＡｔ配線（ＬＢ） （Ｃ） 本発明の一実施例としてのＬＳＩ７＃ターンの形成方法
を説明するための工程図 第１図 トランゾスタ・ノーターン 第１のＡｔ配線（ＬＡ） 第」のコンタクトホール（ＮＡ） Ｐチャネルトランジスタ÷Ｎチャネルトランノスタ第１
図Ｃ）に示される７Ｐタ ンの等価＠路図 （ａ） （ｂ） 第１図の工程に基づき作成される機能ブロック単位の／
４′ターンの第５の例を示す図 （ａ） Ｏ０ （ｂ） 第１図の工程に基づき作成される機能ブロック単位のパ
ターンの第７の例を示す図 第９目 （ａ） （ｂ） （ｃ） 第１図の工程に基づき作成される機能ブロック単位の／
シターンの第６の例を示す図 第８図 ｆａ） （ｂ） 第１図の工程に基づき作成される＋！に能ブロック単位
のノやターンの第８の例を示す図 第１０図 （ａ） 第１図（ｄ）に示されるパターンの 一変形例を示すパターン図 第１３図 （ａ） ・卆ターンの第１０の例を示す図 第１図Ｆｄｌに示てれるｉ＜’ターンの他の変形例を示
すパターン図 第１４図
Claims (1)
- 【特許請求の範囲】 トランジスタ・パターン（ＴＲ）をセル単位で規則的に
配列する第１の工程と、 第１の配線パターン（ＬＡ、ＬＢ）および第２の配線パ
ターン（ＬＢ、ＬＡ）を互いに交互に所定の長さ単位で
前記トランジスタの形成領域上を通過するように網の目
状に配置し、かつ、第１のコンタクトホールのパターン
（ＮＡ、ＮＢ）を該トランジスタのゲート領域（Ｇ）お
よびソース・ドレイン領域（Ｓ／Ｄ）が該第１の配線パ
ターンまたは第２の配線パターンのいずれかに接続され
るよう配置する第２の工程と、 前記第１の配線パターンおよび第２の配線パターンの交
点に第２のコンタクトホールのパターン（ＮＢ、ＮＡ）
を配置する第３の工程とを具備し、前記第１および第２
の工程において形成された固定のパターンに対し所定の
条件に基づき前記第２のコンタクトホールのパターンの
配置を適宜変更して集積回路パターンを形成するように
したことを特徴とする集積回路パターンの形成方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146865A JP2666807B2 (ja) | 1988-06-16 | 1988-06-16 | 集積回路パターンの形成方法 |
| US07/366,486 US5081059A (en) | 1988-06-16 | 1989-06-15 | Method of forming semiconductor integrated circuit using master slice approach |
| EP89401715A EP0347332B1 (en) | 1988-06-16 | 1989-06-16 | Method of forming semiconductor integrated circuit using master slice approach |
| DE68928308T DE68928308T2 (de) | 1988-06-16 | 1989-06-16 | Verfahren zum Herstellen von integrierten Halbleiterschaltungen in der Universalschaltkreistechnik |
| KR1019890008336A KR920004225B1 (ko) | 1988-06-16 | 1989-06-16 | 마스터 슬라이스(Master slice)방법을 사용하여 반도체 집적회로를 형성하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146865A JP2666807B2 (ja) | 1988-06-16 | 1988-06-16 | 集積回路パターンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022674A true JPH022674A (ja) | 1990-01-08 |
| JP2666807B2 JP2666807B2 (ja) | 1997-10-22 |
Family
ID=15417316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146865A Expired - Fee Related JP2666807B2 (ja) | 1988-06-16 | 1988-06-16 | 集積回路パターンの形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5081059A (ja) |
| EP (1) | EP0347332B1 (ja) |
| JP (1) | JP2666807B2 (ja) |
| KR (1) | KR920004225B1 (ja) |
| DE (1) | DE68928308T2 (ja) |
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|---|---|---|---|---|
| US5037771A (en) * | 1989-11-28 | 1991-08-06 | Cross-Check Technology, Inc. | Method for implementing grid-based crosscheck test structures and the structures resulting therefrom |
| WO1993012582A1 (en) * | 1991-12-13 | 1993-06-24 | Knights Technology, Inc. | Programmable logic device cell and method |
| US5618744A (en) * | 1992-09-22 | 1997-04-08 | Fujitsu Ltd. | Manufacturing method and apparatus of a semiconductor integrated circuit device |
| WO1995002903A1 (en) * | 1993-07-15 | 1995-01-26 | Astarix, Inc. | Contact programmable wiring and cell array architecture |
| TW591761B (en) * | 2003-07-11 | 2004-06-11 | Macronix Int Co Ltd | NAND type binary nitride read only memory and the manufacturing method |
| EP1655779A3 (en) * | 2004-11-05 | 2007-10-31 | Fujitsu Limited | Semiconductor integrated circuit and design method therefor |
| WO2006076151A2 (en) * | 2004-12-21 | 2006-07-20 | Carnegie Mellon University | Lithography and associated methods, devices, and systems |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218732A (ja) * | 1985-07-15 | 1987-01-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路とその個性化方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2524206B1 (fr) * | 1982-03-26 | 1985-12-13 | Thomson Csf Mat Tel | Circuit integre prediffuse, et procede d'interconnexion des cellules de ce circuit |
| JPS5969948A (ja) * | 1982-10-15 | 1984-04-20 | Fujitsu Ltd | マスタ−スライス型半導体集積回路 |
| EP0127100B1 (en) * | 1983-05-24 | 1990-04-11 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| US4649413A (en) * | 1983-08-29 | 1987-03-10 | Texas Instruments Incorporated | MOS integrated circuit having a metal programmable matrix |
| JPS6065547A (ja) * | 1983-09-20 | 1985-04-15 | Sharp Corp | 半導体装置 |
| JPS60144956A (ja) * | 1984-01-06 | 1985-07-31 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6235537A (ja) * | 1985-08-08 | 1987-02-16 | Nec Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-06-16 JP JP63146865A patent/JP2666807B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-15 US US07/366,486 patent/US5081059A/en not_active Expired - Lifetime
- 1989-06-16 KR KR1019890008336A patent/KR920004225B1/ko not_active IP Right Cessation
- 1989-06-16 DE DE68928308T patent/DE68928308T2/de not_active Expired - Fee Related
- 1989-06-16 EP EP89401715A patent/EP0347332B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218732A (ja) * | 1985-07-15 | 1987-01-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路とその個性化方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0347332B1 (en) | 1997-09-10 |
| KR900001005A (ko) | 1990-01-31 |
| DE68928308T2 (de) | 1998-01-08 |
| JP2666807B2 (ja) | 1997-10-22 |
| DE68928308D1 (de) | 1997-10-16 |
| EP0347332A2 (en) | 1989-12-20 |
| US5081059A (en) | 1992-01-14 |
| EP0347332A3 (en) | 1992-09-09 |
| KR920004225B1 (ko) | 1992-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |