JPH02246421A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は半導体集積回路の構造に関し、演算回路のレイ
アウト設計における変更、修正を容易に行えるようにし
て該変更、修正作業時間を大幅に短縮することを目的と
し、 相補型ＭＯＳトランジスタ回路を基礎とし、該回路のＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタのそれぞれに対し同一タイプのＭＯＳトランジス
タをそれぞれ少くとも１個直列に接続せしめ該ＭＯＳト
ランジスタ間の結線を変化させることによりその内部抵
抗を調整しうるようにした出力駆動能力調整回路を任意
の論理セルの出力部に配置せしめるように構成する。

〔産業上の利用分野〕

本発明はＩＣを主体とする回路群から構成される半導体
集積回路に関するものである。

（従来の技術〕 従来、ＬＳＩ等の主体とする回路群からなる演算回路を
設計する際には通常ＣＡＤを使用して配線容量や出力端
子の数、演算スピード等を予測しながらシェミレーシッ
ンを行い各論理セルの配置や配線を決定しており、その
シュミレーシジンの結果が設計要求を満足するものであ
ればそのシュミレーシランにもとすきアレンジされた回
路を実際に製造するような手法を採用している。

この場合、各基本的な論理セルはその大きさが大たい決
められておりそれ等を経済的或は寸法的制約から決めら
れたチップのスペース内にぎっしりと詰め込んで配列さ
れることが一般的である。

処で近年、各論理セルの高速化が計られて来ており、か
かる高速化にともなって、上記のようにシェミレーシッ
ンによって予測して得られた各論理セル回路の配置形態
や配線長の不備或は演算スピードが予測に反して遅すぎ
るとかの問題がよく生じることがある。

それをＣＡＤ上でもしくは実際に完成した半導体集積回
路上で修正するには例えば回路の中にバッファーを入れ
たり、配線長をかえる等の作業がある。然しなから既に
ＣＡＤ上で形成されたレイアウトにおいても又実際に製
造した半導体集積回路上においても各論理セルが既にぎ
っしり詰め込まれているため、新たに別の論理セルを挿
入しうる場所がないのが通常であり、又、他の正常な部
分を他の場所に移動させて必要とされる回路部分に他の
回路を挿入することも出来るが、その正常に機能してい
た回路が移動させたことにより正常な動作をしなくなる
という別の問題も生じて来る。

又これ等の作業を人手によりマニュアル処理をすること
は開発期間や工数が多くなり納期の遅れコストアップに
つながるという問題も見られた。

〔発明が解決しようとする課題〕

本発明の目的は上記従来技術の欠点を改良し、各種の半
導体集積回路の開発設計に際し、完成されたレイアウト
をもつ当該回路の出方駆動能力と要求特性との間に相異
がある場合にその相異を容易にかつ短時間にレイアウト
を修正することが出来る半導体集積回路を提供するもの
である。

〔課題を解決するための手段〕

本発明は上記の目的を達成するため次のような技術構成
を採用するものであご、即ち、相補型ＭＯＳトランジス
タ回路を基礎とし、該回路のＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタのそれぞれに対し
同一タイプのＭＯＳトランジスタをそれぞれ少くとも１
個直列に接続せしめ該ＭＯＳトランジスタ間の結線を変
化させることによりその内部抵抗を調整しうるようにし
た出力駆動能力調整回路を任意の論理セルの出力部に配
置せしめた半導体集積回路である。

〔作　用〕

本発明においては、半導体集積回路における所定の論理
セルの出力部に出力駆動能力を数段階に切り換えうる出
力駆動能力調整回路を予め組み込んでおくものであり、
半導体集積回路全体或は特定の回路部分の演算処理スピ
ード或は配線容量が設計値と合わなかった時にマニユア
ルもしくは個別の配線手法又はＣＡＤ手段等により該調
整回路内部での配線形態のみを変更することにより容易
にしかも短時間で修正を行うことが出来、更に、該調整
回路は予め寸法が決っているため修正によってそのサイ
ズは変らず他の論理セルのレイアウトを何ら変更する必
要もなく修正作業を行うことが出来る他該回路を修正し
た結果の動作確認も行うことが出来る。

〔実施例〕

本発明における半導体集積回路としては広範囲の意味に
解されるものであって、例えばフリップフロップ、ＡＮ
Ｄ　、　ＯＲ、ＮＡＮＤ　、　ＮＯＲ等の論理セルを複
数個包含して構成されるＩＣ１或はＬＳＩ等あらゆる形
式の演算回路を含むものであって、当該半導体集積回路
の各セルのレイアウト或は配線状況は何ら特定されるも
のではない。

本発明においては、かかる半導体集積回路の中に上記し
た如き出力駆動能力調整回路を好ましくは適宜の論理セ
ルの出力部分に接続して設けるものである。

本発明における出力駆動能力調整回路１は−たんＣＡＤ
を用いてシュミレーシツンした結果により得られた当該
半導体集積回路において、回路出力駆動能力、例えば演
算処理スピードが遅すぎるとか速すぎる場合に本回路１
におけるＭＯＳ型トランジスタの配線の結線を変更する
ことによって、レイアウト全体をいじることなく回路１
自体の出力駆動能力を変更して調整する機能を有するも
のである。

かかる出力駆動能力調整回路１は第１図に例示するよう
に相補型−ＭＯＳトランジスタ回路２（以下単にＣ−Ｍ
ＯＳ型トランジスタと云う）のＰチ中ネルトランジスタ
Ｐ＋の外側に同じタイプのＰチャネルトランジスタＰ！
を直列に接続し、又同じＣ−ＭＯＳ型トランジスタの一
方の側にあるＮチャネルトランジスタＮ１の外側に同じ
タイプのＮチャネルトランジスタＮ！を直列に接続した
構造を基本的回路構成とするものである。該Ｃ−ＭＯＳ
　トランジスタに接続される付加的Ｐチャネル及びＮチ
ャネルのＭＯＳトランジスタの数は少くとも１個は必要
であり、必要に応じてその数を増加させることが出来る
。

本発明における上記構造からなる出力駆動能力調整回路
は、前述したように、半導体集積回路中における各論理
セルの出力側に設けることが好ましく、他の論理セルと
のインターフェイスを行う部分に使用することが望まれ
る。

第５図に従来の半導体集積回路に用いられる２人力ＯＲ
回路３の例が示されているが該ＯＲ回路の出力部には通
常Ｃ−ＭＯＳ型のバッファー回路４が接続され他の論理
セルとの間のインターフェースをとっているが、本発明
ではかかるバッファー回路部分に上記出力駆動能力調整
回路１が設けられる。

本発明における該出力駆動能力調整回路の使用方法を以
下に説明する。

第１図の基本回路において第２図のように電源電圧■。

をＰチャネルＭＯＳトランジスタＰ＋　とＰ２との間に
接続しグランドＶＳＳをＮチャネルＭＯＳトランジスタ
Ｎ、とＮ８との間に接続した配線を結線し、又両側部に
あるＰチャネル及びＮチャネルＭＯＳトランジスタはそ
れぞれオープンつまり遊ばせておくことにより該回路の
中央部即ちＣ−ＭＯＳ　トランジスタ部分のみを出力駆
動能力調整回路として使用出来るのである。この場合該
出力駆動能力調整回路としては第５図に例示されたバッ
ファー４と同じ機能と能力を有する。（この配線パター
ンをパターンＩと称する） 次に本発明にあっては第３図に示すように全てのＭＯＳ
トランジスタのゲートを同一の人力Ｎに接続し、又ｖＤ
Ｉ、を最外部のＰチャネルＭＯＳトランジスタのソース
側に又グランドＶＳＳを最外部のＮチャネルＭＯＳトラ
ンジスタのドレイン側にそれぞれ接続するように配線す
ることも出来る。この型の配線は直列接続或はたて積み
接続に該当するものであって、該回路の内部抵抗はパタ
ーン■における内部抵抗に比べて２倍となり、その分譲
回路の処理スピードを遅くすることが出来る。

（この配線パターンをパターン■と称する）。

更に本発明にあっては第４図に示すように全てのＭＯＳ
トランジスタのゲートを同一の入力ＶＩＮ接続すると共
に最外端にあるＰチャネルＭＯＳトランジスタＰｔのソ
ース側と最外端にあるＮチャネルＭＯＳトランジスタＮ
！のドレイン側とを出力■。□を介して接続し、かつ電
源電圧ＶＤＤをＰチャネルＭＯＳトランジスタＰ１とＰ
！との間に接続し又グランド（アース）■３．をＮチャ
ネルＭＯＳトランジスタＮＩとＮ！の間にそれぞれ接続
するように配線することも出来る。この型の配線はパラ
レル接続に該当するものであり、該回路の内部抵抗はパ
ターン■のものに対し半分となりその分譲回路の処理ス
ピードを速くすることが出来る。（この配線パターンを
パターン■と称する）従って本発明においてはゲートア
レイ、スタンダードセル、フルカスタムセル等を含むＩ
Ｃ、ＬＳＩを用いた一般的な半導体集積回路を例えばＣ
ＡＤを用いて開発設計するに当って、上述した出力駆動
能力調整回路ｌを各論理セルの出力部に適宜配列せしめ
ながらレイアウトを行った後、レイアウト完成後又は該
回路のパターン形成後、チップ等に作成した後に予測し
た通りの演算スピードが出ないとか配線容量が不足する
等のエラー個所或は問題個所が見出された時は、該調整
回路の配線をつなぎ直すだけで、他のセルの配列やレイ
アウトを変更することなく短時間で修正を行うことが出
来る。

つまり本発明にあっては、予め数段に小駆動能力を切り
かえられるような回路（上述では３段に切り換えられる
）を挿入しておき、エラー個所の特性に応じてその個所
に対応する該調整回路の配線を変更するのみで出力駆動
能力を増加又は減少させて対処することが出来る。従っ
て配線の仕方によっては冗長な素子部分が発生すること
もありうるが、冗長部分の存在よりもエラー個処の修正
を容易にかつ短時間に実施しえることの利点の方が著し
く大きい。

又本発明に係る出力駆動能力調整回路はゲートアレーの
論理セル、Ｉ１０セルに含めておくことも可能である。

以下に本発明の具体的な実施例を説明する。

まず第１図に示すような構造を有する出力駆動能力調整
回路をＣＡＤに登録しておく。

次に実際の半導体集積回路を開発設計するに当り半導体
集積回路内で使用される各論理セルをＣＡＤを用いなが
らレイアウトするとともに任意の論理セルの出力部に該
出力駆動能力調整回路ｌを配置せしめておく０例えば第
５図に示すように２人力ＯＲ回路である論理セル３の出
力部ｏＩに従来−船釣に設けられているバッファー回路
４の代りに当該調整回路１を配置せしめる。この際本実
施例では全ての調整回路１をパターン■の配線型式にし
てレイアウトを行うものである。かかるレイアウト終了
後或はかかるレイアウトにもとづいてチップを製作した
後、エラー個処が見つかり半導体集積回路の例えばスピ
ード調整が必要であると判断された時、それがスピード
を遅らせる必要のある処については、当該調整回路１の
パターンをパターン■からパターン■になるように配線
をつけ替え又スピードを速くする必要のある処について
はパターンをパターン■からパターン■になるように配
線をつけ替えることによって他の論理セルのレイアウト
を何ら変更することなく修正作業を簡単にかつ短時間で
実施することが出来る。

〔効　果〕

本発明においては、半導体集積回路の適宜の位置に出力
駆動能力が複数段に切り換えうる調整回路を予め配置さ
れており、エラー個処が見出された時にはその部分に対
応する該出力駆動能力調整回路の配線を変更するのみで
出力駆動能力例えば処理スピードを適切な値のものに調
整して修正することが出来、その修正作業に当っては既
に配置されている他の論理セルのレイアウトを何ら変更
することなく簡単にかつ容易に実行することが出来るの
みならず、開発期間を大幅に短縮することが出来るので
ユーザーに対する製品の納期を短く出来又コスト低減を
計ることが出来る。

【図面の簡単な説明】

第１図は本発明に係る出力駆動能力調整回路の基本構造
の１例を示す図である、 第２図〜第４図は本発明に係る出力駆動能力調整回路の
配線パターンの例をそれぞれ示す図である、 第５図は従来の２人力ＯＲ回路にバッファー回路を組合
せた例を示す図である。 １・・・出力駆動能力調整回路、 ２・・・（ニーＭＯ５トランジスタ回路、Ｐ　＋、Ｐ　
ｚ・・・ＰチャネルＭＯＳトランジスタ、Ｎ　１．　Ｎ
　ｚ・・・ＮチャネルＭＯＳトランジスタ、３・・・２
人力ＯＲ回路、 ４・・・バッファ回路。 第 図 第」図の回路の配線パターンＩを示す図＄２図 第１図の回路の配線パターン■を示す図第 回 第１図の回路の配線パターン■を示す因第４図

Claims (1)

1. 【特許請求の範囲】 １、相補型ＭＯＳトランジスタ回路を基礎とし、該回路
   のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
   ランジスタのそれぞれに対し同一タイプのＭＯＳトラン
   ジスタをそれぞれ少くとも１個直列に接続せしめ該ＭＯ
   Ｓトランジスタ間の結線を変化させることによりその内
   部抵抗を調整しうるようにした出力駆動能力調整回路を
   任意の論理セルの出力部に配置せしめたことを特徴とす
   る半導体集積回路。 ２、該出力駆動能力調整回路における両最外端にあるＭ
   ＯＳトランジスタがいづれもオープンとなるように結線
   されていることを特徴とする請求項１記載の半導体集積
   回路。 ３、該出力駆動能力調整回路における複数個のＰチャネ
   ルＭＯＳトランジスタと複数個のＮチャネルＭＯＳトラ
   ンジスタがそれぞれ直列接続されるように結線されてい
   ることを特徴とする請求項１記載の半導体集積回路。 ４、該出力駆動能力調整回路における複数個のＰチャネ
   ルＭＯＳトランジスタと複数個のＮチャネルＭＯＳトラ
   ンジスタがそれぞれ並列接続されるように結線されてい
   ることを特徴とする請求項１記載の半導体集積回路。