JPH058576B2 - - Google Patents
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- JPH058576B2 JPH058576B2 JP57079856A JP7985682A JPH058576B2 JP H058576 B2 JPH058576 B2 JP H058576B2 JP 57079856 A JP57079856 A JP 57079856A JP 7985682 A JP7985682 A JP 7985682A JP H058576 B2 JPH058576 B2 JP H058576B2
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- Japan
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- output
- cell
- integrated circuit
- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 claims description 34
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 8
- 230000002787 reinforcement Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特にマス
タースライス方式の半導体集積回路装置に関す
る。
タースライス方式の半導体集積回路装置に関す
る。
コンピユータ、端末装置、その他の一般制御装
置の大規模集積回路（LSI）化が活発に展開され
ている。これらの半導体集積回路装置は多品種少
量生産の傾向が特に強く、製造コストの低減と製
造期間の短縮化のためマスタースライス
（master slice）方式による製造が多用されてい
る。
置の大規模集積回路（LSI）化が活発に展開され
ている。これらの半導体集積回路装置は多品種少
量生産の傾向が特に強く、製造コストの低減と製
造期間の短縮化のためマスタースライス
（master slice）方式による製造が多用されてい
る。
マスタースライス方式の半導体集積回路装置に
おいては一つの半導体チツプ上にマクロスと呼ば
れる共通素子パターンをあらかじめ例えばマトリ
クス状に作成、配置しておき、開発品種に応じて
専用配線マスクを作成することにより、上記マク
ロス間の相互配線を行つて所望の回路機能を有す
る半導体集積回路装置を完成させるものである。
おいては一つの半導体チツプ上にマクロスと呼ば
れる共通素子パターンをあらかじめ例えばマトリ
クス状に作成、配置しておき、開発品種に応じて
専用配線マスクを作成することにより、上記マク
ロス間の相互配線を行つて所望の回路機能を有す
る半導体集積回路装置を完成させるものである。
第１図はマスタースライス方式半導体集積回路
装置の構成を簡略化して示したものである。
装置の構成を簡略化して示したものである。
図において、１０は半導体チツプで、その周辺
に入出力ピンとの接続のための入出力パツド１１
が複数個配置され、さらに、入出力パツド１１の
内側に中間セルである入出力セル１２が配置され
ている。１３はマクロスで、半導体チツプ１０の
中央にマトリクス状に配置されている。マクロス
１３は例えば論理ゲートセルをCMOSで構成す
る場合、複数のNMOSトランジスタとPMOSト
ランジスタがあらかじめ配設されており、マスタ
ースライスの工程で、トランジスタ相互間の接続
が行われ、NANDゲートやフリツプフロツプな
どが実現される。
に入出力ピンとの接続のための入出力パツド１１
が複数個配置され、さらに、入出力パツド１１の
内側に中間セルである入出力セル１２が配置され
ている。１３はマクロスで、半導体チツプ１０の
中央にマトリクス状に配置されている。マクロス
１３は例えば論理ゲートセルをCMOSで構成す
る場合、複数のNMOSトランジスタとPMOSト
ランジスタがあらかじめ配設されており、マスタ
ースライスの工程で、トランジスタ相互間の接続
が行われ、NANDゲートやフリツプフロツプな
どが実現される。
１４はあらかじめ定められた配線用のチヤネル
で、マクロス１３の相互間および、マクロス１３
と入出力セル１２との間に設けられており、この
配線チヤネル１４を使つてマクロス１３間の相互
配線およびマクロス１３と入出力セル１２間の相
互配線が行われ、これにより所望の半導体集積回
路が完成される。
で、マクロス１３の相互間および、マクロス１３
と入出力セル１２との間に設けられており、この
配線チヤネル１４を使つてマクロス１３間の相互
配線およびマクロス１３と入出力セル１２間の相
互配線が行われ、これにより所望の半導体集積回
路が完成される。
ここで、中間セルとなる入出力セル１２の機能
を簡単に説明する。入力セルは半導体集積回路の
外部から半導体集積回路の内部、すなわちマクロ
スに信号を導入するためのインタフエース回路で
あり、レベル変換の動作を行う。例えば、半導体
集積回路の外部からの信号がTTL回路から出力
されたものであり、半導体集積回路の内部が
CMOS回路で構成されている場合、TTL信号レ
ベからCMOS信号レベルへのレベル変換を行う。
を簡単に説明する。入力セルは半導体集積回路の
外部から半導体集積回路の内部、すなわちマクロ
スに信号を導入するためのインタフエース回路で
あり、レベル変換の動作を行う。例えば、半導体
集積回路の外部からの信号がTTL回路から出力
されたものであり、半導体集積回路の内部が
CMOS回路で構成されている場合、TTL信号レ
ベからCMOS信号レベルへのレベル変換を行う。
次に出力セルは半導体集積回路の内部から半導
体集積回路の外部へ信号を導出するためのインタ
ーフエース回路であり、例えば、半導体集積回路
内部のCMOS信号レベルから半導体集積回外部
のTTL信号レベルへのレベル変換を行う。また、
出力セルは外部負荷を直接駆動するため、内部の
マクロス１３に比べて、より高い負荷駆動能力を
持たせるのが一般的である。
体集積回路の外部へ信号を導出するためのインタ
ーフエース回路であり、例えば、半導体集積回路
内部のCMOS信号レベルから半導体集積回外部
のTTL信号レベルへのレベル変換を行う。また、
出力セルは外部負荷を直接駆動するため、内部の
マクロス１３に比べて、より高い負荷駆動能力を
持たせるのが一般的である。
第２図は従来から多用されているマスタースラ
イス用の中間セルとなる入出力セルの拡大図であ
る。
イス用の中間セルとなる入出力セルの拡大図であ
る。
第２図において１００は入出力セル全体を示
し、２００は半導体集積回路の外部ピンと半導体
集積回路の内部を接続するための入出力パツドで
ある。１０１は入力バツフア、１０２は出力バツ
フアである。入出力セル１００を入力用として使
用する場合、端子１０３と端子１０８が接続さ
れ、外部信号が入出力パツド２００、入力バツフ
ア１０１、端子１０４を通つて内部のマクロスに
導入される。
し、２００は半導体集積回路の外部ピンと半導体
集積回路の内部を接続するための入出力パツドで
ある。１０１は入力バツフア、１０２は出力バツ
フアである。入出力セル１００を入力用として使
用する場合、端子１０３と端子１０８が接続さ
れ、外部信号が入出力パツド２００、入力バツフ
ア１０１、端子１０４を通つて内部のマクロスに
導入される。
次に入出力セル１００を出力用として使用する
場合、端子１０６と端子１０８が接続され、内部
回路の出力が端子１０５、出力バツフア１０２、
入出力パツド２００を通つて半導体集積回路の外
部に出力される。なお、端子１０７は出力バツフ
ア１０２をトライステート（高インピーダンス）
状態に切換えるための制御端子である。
場合、端子１０６と端子１０８が接続され、内部
回路の出力が端子１０５、出力バツフア１０２、
入出力パツド２００を通つて半導体集積回路の外
部に出力される。なお、端子１０７は出力バツフ
ア１０２をトライステート（高インピーダンス）
状態に切換えるための制御端子である。
また、入出力セル１００を入力と出力に兼用す
る場合は端子１０３と端子１０８が接続されると
ともに端子１０６と端子１０８が接続される。
る場合は端子１０３と端子１０８が接続されると
ともに端子１０６と端子１０８が接続される。
このような従来の中間セルは、信号の入力と出
力の機能しかないため、中間セルに対応するパツ
ド２００は、電源パツド又は接地パツドとして使
うことはできず、配線マスク作成の際に、電源パ
ツド又は接地パツドの位置、及び電源パツド又は
接地パツドの数を、品種ごとに任意に設定するこ
とは不可能であつた。
力の機能しかないため、中間セルに対応するパツ
ド２００は、電源パツド又は接地パツドとして使
うことはできず、配線マスク作成の際に、電源パ
ツド又は接地パツドの位置、及び電源パツド又は
接地パツドの数を、品種ごとに任意に設定するこ
とは不可能であつた。
また、従来の中間セルは信号の入力と出力の機
能しかないため、入出力ピンを不使用の場合、入
出力ピンを有効に利用することができない。
能しかないため、入出力ピンを不使用の場合、入
出力ピンを有効に利用することができない。
本発明の目的は、電源又は接地パツド及び、電
源又は接地ピンを、チツプ上の任意の位置に任意
の数で設定できる半導体集積回路装置を提供する
ことにある。
源又は接地ピンを、チツプ上の任意の位置に任意
の数で設定できる半導体集積回路装置を提供する
ことにある。
本発明の他の目的は不使用の入出力ピンを有効
に使用し得る中間セルを備えた半導体集積回路装
置を提供することにある。
に使用し得る中間セルを備えた半導体集積回路装
置を提供することにある。
上記目的を達成するために、本発明は、半導体
チツプ上に設けられる複数個のマクロスと、該半
導体チツプの周辺に設けられる複数個の入出力パ
ツドと、該マクロスと該入出力パツドの間に設け
られ、該マクロスと該入出力パツドとを接続する
セルであつて、少なくとも入力バツフア及び出力
バツフアのいずれか一方を有する中間セルとを備
えた半導体集積回路装置において、上記中間セル
の少なくとも１つは、入出力パツドを電源線に接
続する手段、及び、入出力パツドを接地線に接続
する手段の少なくともいずれか一方を備えたこと
を特徴とする。
チツプ上に設けられる複数個のマクロスと、該半
導体チツプの周辺に設けられる複数個の入出力パ
ツドと、該マクロスと該入出力パツドの間に設け
られ、該マクロスと該入出力パツドとを接続する
セルであつて、少なくとも入力バツフア及び出力
バツフアのいずれか一方を有する中間セルとを備
えた半導体集積回路装置において、上記中間セル
の少なくとも１つは、入出力パツドを電源線に接
続する手段、及び、入出力パツドを接地線に接続
する手段の少なくともいずれか一方を備えたこと
を特徴とする。
以下、本発明を図面に従つて説明する。以下の
図面で第２図と同一番号は同一物または相当物を
示す。
図面で第２図と同一番号は同一物または相当物を
示す。
第３図において、２１０は例えば金属配線によ
るスルーチヤネルで、２１１はマクロスからなる
内部回路と接続するための接続端子、２１２は入
出力パツド接続端子１０８と接続するための接続
端子である。２２０は金属配線によりマクロスか
らなる内部回路に基準電位を与える内部接地バ
ス、２３０は金属配線による接地引出線、２３１
は接地引出線２３０を端子１０８に接続するため
の接続端子である。２４０は金属配線によりマク
ロスからなる内部回路に電源電位を供給する電源
バス、２５０は属配線による電源引出線、２５１
は電源引出線を端子１０８に接続するための接続
端子である。第３図に示した本実施例の中間セル
となる入出力セル１００では従来の論理レベルの
入出力機能に加えて、端子２１２と端子１０８を
接続することにより、非論論理レベルの入出力を
行うことができる。
るスルーチヤネルで、２１１はマクロスからなる
内部回路と接続するための接続端子、２１２は入
出力パツド接続端子１０８と接続するための接続
端子である。２２０は金属配線によりマクロスか
らなる内部回路に基準電位を与える内部接地バ
ス、２３０は金属配線による接地引出線、２３１
は接地引出線２３０を端子１０８に接続するため
の接続端子である。２４０は金属配線によりマク
ロスからなる内部回路に電源電位を供給する電源
バス、２５０は属配線による電源引出線、２５１
は電源引出線を端子１０８に接続するための接続
端子である。第３図に示した本実施例の中間セル
となる入出力セル１００では従来の論理レベルの
入出力機能に加えて、端子２１２と端子１０８を
接続することにより、非論論理レベルの入出力を
行うことができる。
また、端子２３１と端子１０８を接続すること
により、信号の入出力に使用されない不使用ピン
を付加的な接地ピンとして使用することができ
る。
により、信号の入出力に使用されない不使用ピン
を付加的な接地ピンとして使用することができ
る。
さらにまた、端子２５１と端子１０８を接続す
ることにより信号の入出力に使用されない不使用
ピンを付加的な電源ピンとして使用することがで
きる。
ることにより信号の入出力に使用されない不使用
ピンを付加的な電源ピンとして使用することがで
きる。
尚、中間セルとなる入出力セル１００に上記の
いずれの機能を持たせるかは品種毎に配線マスク
を作成する際に、同時に入出力セル用の配線マス
クを作成することにより自由に決定できる。
いずれの機能を持たせるかは品種毎に配線マスク
を作成する際に、同時に入出力セル用の配線マス
クを作成することにより自由に決定できる。
また、本実施例の構成要素の一つであるスルー
チヤネル２１０は端子２１１と２１２を結ぶ単な
る配線であつてもよいし、第４図に示すように、
端子２１１と２１２間に設けられた抵抗、ダイオ
ード、トランジスタなどから構成された直列回路
あるいは並列回路２１５を含むものであつても入
力または、出力としてのスルー機能を損わないも
のであればよい。
チヤネル２１０は端子２１１と２１２を結ぶ単な
る配線であつてもよいし、第４図に示すように、
端子２１１と２１２間に設けられた抵抗、ダイオ
ード、トランジスタなどから構成された直列回路
あるいは並列回路２１５を含むものであつても入
力または、出力としてのスルー機能を損わないも
のであればよい。
第５図に本実施例を接地強化セルとして用いる
場合の配線例を示す。
場合の配線例を示す。
第５図において、内部接地パス２２０は接地引
出線２３０、端子２３１、端子１０８を経て入出
力パツド２００に接続されている。したがつて、
第５図では入出力セル１００は接地強化セルとし
て機能する。
出線２３０、端子２３１、端子１０８を経て入出
力パツド２００に接続されている。したがつて、
第５図では入出力セル１００は接地強化セルとし
て機能する。
第６図に本実施例を電源強化セルとして用いる
場合の配線例を示す。
場合の配線例を示す。
第６図において内部電源パス２４０は電源引出
線２５０、端子２５１、端子１０８を経て入出力
パツド２００に接続されている。したがつて、第
６図では入出力セル１００は電源強化セルとして
機能する。
線２５０、端子２５１、端子１０８を経て入出力
パツド２００に接続されている。したがつて、第
６図では入出力セル１００は電源強化セルとして
機能する。
なお、本発明の実施例ではスルーチヤネルが１
本の場合を示したが、必要に応じて入力専用のス
ルーチヤネル、出力専用のスルーチヤネルに分け
るなど、複数のスルーチヤネルを設けてもよい。
また、接地引出線、電源引出線についても、２系
統以上の内部接地パス、電源パスがある場合、複
数の接地引出線、電源引出線を設けてもよい。ま
た、スルーチヤネル２１０、接地引出線２３０、
電源引出線２５０はその長さが零であつてもよ
い。すなわち、接続端子２１１と２１２は同一端
子であつてもよいし、接続端子２３１は内部接地
パス２２０上の任意の点に設けられていてもよ
い。同様に接続端子２５１は内部電源パス２４０
上の任意の点に設けられていてもよい。
本の場合を示したが、必要に応じて入力専用のス
ルーチヤネル、出力専用のスルーチヤネルに分け
るなど、複数のスルーチヤネルを設けてもよい。
また、接地引出線、電源引出線についても、２系
統以上の内部接地パス、電源パスがある場合、複
数の接地引出線、電源引出線を設けてもよい。ま
た、スルーチヤネル２１０、接地引出線２３０、
電源引出線２５０はその長さが零であつてもよ
い。すなわち、接続端子２１１と２１２は同一端
子であつてもよいし、接続端子２３１は内部接地
パス２２０上の任意の点に設けられていてもよ
い。同様に接続端子２５１は内部電源パス２４０
上の任意の点に設けられていてもよい。
さらにまた、本発明による中間セルではスルー
チヤネル、接地引出線、電源引出線のすべてを設
ける必要はなく、必要なものだけ設けておけばよ
い。
チヤネル、接地引出線、電源引出線のすべてを設
ける必要はなく、必要なものだけ設けておけばよ
い。
以上のように、本発明によれば、電源又は接地
パツド及び、電源又は接地ピンを、チツプ上の任
意の位置に任意の数で設定できる半導体集積回路
装置を得ることができる。
パツド及び、電源又は接地ピンを、チツプ上の任
意の位置に任意の数で設定できる半導体集積回路
装置を得ることができる。
さらに、本発明によれば、中間セルは信号の入
出力に使用しない外部ピンを接地強化ピンまたは
電源強化ピンとして利用できるため、内部回路の
接地レベルや電源レベルの変動を低減でき、より
安定した回路動作の半導体集積回路装置を得るこ
とができ。
出力に使用しない外部ピンを接地強化ピンまたは
電源強化ピンとして利用できるため、内部回路の
接地レベルや電源レベルの変動を低減でき、より
安定した回路動作の半導体集積回路装置を得るこ
とができ。
第１図はマスタースライス方式半導体集積回路
の概略を示す平面図、第２図は第１図に於ける従
来例である入出力セルの回路図、第３図は本発明
の一実施例による入出力セルの回路図、第４図は
本発明の他の実施例によるスルーチヤネルを示す
図、第５図は本発明の一実施例による入出力セル
を接地強化セルとして用いる場合の回路図、第６
図は本発明の一実施例による入出力セルを電源強
化セルとして用いる場合の回路図である。 １１，２００…入出力パツド、１２，１００…
入出力セル、１３…マクロス、２１０…スルーチ
ヤネル、２２０…内部接地バス、２３０…接地引
出線、２４０…電源バス、２５０…電源引出線。
の概略を示す平面図、第２図は第１図に於ける従
来例である入出力セルの回路図、第３図は本発明
の一実施例による入出力セルの回路図、第４図は
本発明の他の実施例によるスルーチヤネルを示す
図、第５図は本発明の一実施例による入出力セル
を接地強化セルとして用いる場合の回路図、第６
図は本発明の一実施例による入出力セルを電源強
化セルとして用いる場合の回路図である。 １１，２００…入出力パツド、１２，１００…
入出力セル、１３…マクロス、２１０…スルーチ
ヤネル、２２０…内部接地バス、２３０…接地引
出線、２４０…電源バス、２５０…電源引出線。
Claims (1)
- １ 半導体チツプ上に設けられる複数個のマクロ
スと、該半導体チツプの周辺に設けられる複数個
の入出力パツドと、該マクロスと該入出力パツド
の間に設けられ、該マクロスと該入出力パツドと
を接続するセルであつて、少なくとも入力バツフ
ア及び出力バツフアのいずれか一方を有する中間
セルとを備えた半導体集積回路装置において、上
記中間セルの少なくとも１つは、入出力パツドを
電源線に接続する手段、及び、入出力パツドを接
地線に接続する手段の少なくともいずれか一方を
備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7985682A JPS58197746A (ja) | 1982-05-14 | 1982-05-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7985682A JPS58197746A (ja) | 1982-05-14 | 1982-05-14 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20503590A Division JPH0372655A (ja) | 1990-08-03 | 1990-08-03 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197746A JPS58197746A (ja) | 1983-11-17 |
| JPH058576B2 true JPH058576B2 (ja) | 1993-02-02 |
Family
ID=13701833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7985682A Granted JPS58197746A (ja) | 1982-05-14 | 1982-05-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197746A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209158A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | マスタスライス半導体装置 |
| JPS5984547A (ja) * | 1982-11-08 | 1984-05-16 | Seiko Epson Corp | 半導体装置 |
| JP3349123B2 (ja) | 1999-11-01 | 2002-11-20 | 株式会社半導体理工学研究センター | 集積回路及びその集積回路の回路設計方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561054A (en) * | 1978-10-30 | 1980-05-08 | Mitsubishi Electric Corp | Large scale integrated circuit |
| JPS561545A (en) * | 1979-06-15 | 1981-01-09 | Mitsubishi Electric Corp | Input/output buffer cell for semiconductor integrated circuit |
-
1982
- 1982-05-14 JP JP7985682A patent/JPS58197746A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561054A (en) * | 1978-10-30 | 1980-05-08 | Mitsubishi Electric Corp | Large scale integrated circuit |
| JPS561545A (en) * | 1979-06-15 | 1981-01-09 | Mitsubishi Electric Corp | Input/output buffer cell for semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58197746A (ja) | 1983-11-17 |
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