JPH0372655A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特にマスタースラ
イス方式の半導体集積回路装置に関する。

〔従来の技術〕

コンピュータ、端末装置、その他の一般制御装置の大規
模集積回路（ＬＳＩ）化が活発に展開されている。これ
らの半導体集積回路装置は多品種少量生産の傾向が特に
強く、製造コストの低減と製造期間の短縮化のためマス
タースライス（ｍａｓｔｅｒ　５ｌｉｃｅ）方式による
製造が多用されている。

マスタースライス方式の半導体集積回路装置においては
一つの半導体チップ上にマグロスと呼ばれる共通素子パ
ターンをあらかじめ例えばマトリクス状に作成、装置し
ておき、開発品種に応じて専用配線マスクを作成するこ
とにより、」１記マグロス間の相互配線を行って所望の
回路機能を有する半導体集積回路装置を完成させるもの
である。

第１図はマスタースライス方式半導体集積回路装置の構
成を簡略化して示したものである。

図において、１０は半導体チップで、その周辺に入出力
ピンとの接続のための入出力パッド１１が複数個配置さ
れ、さらに、入出力パッド１１の内側に中間セルである
入出力セル１２が配置されている。１３はマグロスで、
半導体チップ１０の中央にマトリクス状に配置されてい
る。マグロス１３は例えば論理ゲートセルを０ＭＯ８で
構成する場合、複数のＮＭＯＳトランジスタとＰＭＯＳ
トランジスタがあらかじめ配設されており、マスタース
ライスの工程で、トランジスタ相互間の接続が行われ、
ＮＡＮＤゲートやフリップフロップなどが実現される。

１４はあらかじめ定められた配線用のチャネルで、マグ
ロス１３の相互間および、マグロス１３と入出力セル１
２との間に設けられており、この配線チャネル１４を使
ってマグロス１２間の相互配線およびマグロス１３と入
出力セル１２間の相互配線が行われ、これにより所望の
半導体集積回路が完成される。

ここで、中間セルとなる入出力セル１２の機能を簡単に
説明する。入力セルは半導体集積回路の外部から半導体
集積回路の内部、すなわちマグロスに信号を導入するた
めのインタフェース回路であり、レベル変換の動作を行
う。例えば、半導体集積回路の外部からの信号がＴＴＬ
回路から出力されたものであり、半導体集積回路の内部
がＣＭＯ３回路で構成されている場合、ＴＴＬ信号レベ
ルからＣＭＯ８信号レベルへのレベル変換を行う。

次に出力セルは半導体集積回路の内部から半導体集積回
路の外部へ信号を導出するためのインタフェース回路で
あり、例えば、半導体集積回路内部のＣＭＯ８信号レベ
ルから半導体集積回路外部のＴＴＬ信号レベルへのレベ
ル変換を行う。また、出力セルは外部負荷を直接駆動す
るため、内部のマグロス１３に比べて、より高い負荷駆
動能力を持たせるのが一般的である。

第２図は従来から多用されているマスタースライス用の
中間セルとなる入出力セルの拡大図である。

第２図において１００は入出力セル全体を示し、２００
は半導体集積回路の外部ピンと半導体集積回路の内部を
接続するための入出力パッドである。

１０１は入力バッファ、１０２は出力バッファで３− ある。入出力セル１００を入力用として使用する場合、
端子１０３と端子１０８が接続され、外部信号が入出力
パッド２００、入力バッファ１０１、端子１０４を通っ
て内部のマグロスに導入される。

次に入出力セル１００を出力用として使用する場合、端
子１０６と端子１０８が接続され、内部回路の出力が端
子１０５、出力バッファ１０２、入出力パッド２００を
通って半導体集積回路の外部に出力される。なお、端子
１０７は出力バッファ１０２をトライステート（高イン
ピーダンス）状態に切換えるための制御端子である。

また、入出力セル１００を入力と出力に兼用する場合は
端子１０３と端子１０８が接続されるとともに端子１０
６と端子１０８が接続される。

〔発明が解決しようとする課題〕

この様な従来の中間セルは論理レベルの信号の入力また
は出力を目的としているため、非論理レベルのアナログ
信号の入力や出方は不可能である。

本発明の目的は論理レベル信号の入出力ばかりでなく、
非論理レベルの入出力にも適用し得る半４ 導体集積回路装置を提供することにある。

〔課題を解決するための手段〕

本発明は、上記目的を遠戚するために、半導体チップ上
に設けられた複数個のマグロスと、該半導体チップの周
辺に設けられる複数個の入出力パッドと、該マグロスと
該入出力パッドの間に設けられ、入力バッファまたは出
力バッファを有する中間セルとを具備する半導体集積回
路装置において、前記マグロスで構成される内部回路の
素子と、前記入出力パッドとを接続するスルーチャネル
配線を有することを特徴とする。

〔実施例〕

以下、本発明を図面に従って説明する。以下の図面で第
２図と同一番号は同一物または相当物を示す。

第３図において、２１０は例えば金属配線によるスルー
チャネルで、２１１はマグロスからなる内部回路と接続
するための接続端子、２１２は入出力パッド接続端子１
０８と接続するための接続端子である。２２０は金属配
線によりマグロスからなる内部回路に基準電位を与える
内部接地バス、２３０は金属配線による接地引出線、２
３１は接地引出線２３０を端子１０８に接続するための
接続端子である。２４０は金属配線によりマグロスから
なる内部回路に電源電位を供給する電源バス、２５０は
金属配線による電源引出線、２５１は電源引出線を端子
１０８に接続するための接続端子である。第３図に示し
た本実施例の中間セルとなる入出力セル１００では従来
の論理レベルの入出力機能に加えて、端子２１２で端子
１０８を接続することにより、非論理レベルの入出力を
行うことができる。

また、端子２３１と端子１０８を接続することにより、
信号の入出力に使用されない不使用ピンを付加的な接地
ピンとして使用することができる。

さらにまた、端子２５１と端子１０８を接続することに
より信号の入出力に使用されない不使用ピンを付加的な
電源ピンとして使用することができる。

尚、中間セルとなる入出力セル１００に上記のいずれの
機能を持たせるかは品種毎に配線マスクを作成する際に
、同時に入出力セル用の配線マスクを作成することによ
り自由に決定できる。

第４図に本実施例をアナログ入力セルとして用いる場合
の配線例を示す。

図において、３００はマグロスで構成される内部回路部
分を示している。３１０はアナログコンパレータで、３
１１，３１２はその入力端子、３１３は出力端子である
。図において、スルーチャネル２１０の一方の端子２１
２は入出力パッドの端子１０８と接続されており、他方
の端子２１１はアナログコンパレータ３１０の一方の入
力端子３１１に接続される。したがって、本実施例では
入出力セル１００はアナログ入力セルとして機能し、ア
ナログコンパレータ３１０の出力端子３１３には入力端
子３１１に印加されたアナログ信号と入力端子３１２に
印加された他のアナログ信号との比較結果が出力される
。

第５図に本実施例をアナログ出力セルとして用いる場合
の配線例を示す。

第５図において、３２０は演算増幅器であり、３２］、
、３２２は夫々入力抵抗、帰還抵抗、また、３２３．３
２４は夫々演算増幅器の入力端子、出力端子である。第
５図において、入力端子３２３に印加されたアナログ信
号Ｖ２は増幅され、出力端子３２４に出力・される。演
算増幅器３２０の出力端子３２４は端子２１１、スルー
チャネル２１０端子２１２．端子１０８を経て入出力パ
ッド２００に接続されている。したがって、第５図では
入出力セル１００はアナログ出力セルとして機能する。

なお、本実施例の構成要素の一つであるスルーチャネル
２１０は端子２１１と２１２を結ぶ単なる配線であって
もよいし、第６図に示すように、端子２１１と２１２間
に設けられた抵抗、ダイオード、トランジスタなどから
構成された直列回路あるいは並列回路２１５を含むもの
であっても入力または、出力としてのスルー機能を損わ
ないものであればよい。

第７図に本実施例を接地強化セルとして用いる場合の配
線例を示す。

− 第７図において、内部接地バス２２０は接地引出線２３
０．端子２３１．端子１０８を経て入出力パッド２００
に接続されている。したがって、第７図では入出力セル
１００は接地強化セルとして機能する。

第８図に本実施例を電源強化セルとして用いる場合の配
線例を示す。

第８図において内部電源バス２４０は電源引出線２５０
．端子２５１．端子１０８を経て入出力パッド２００に
接続されている。したがって、第８図では入出力セル１
００は電源強化セルとして機能する。

なお、本発明の実施例ではスルーチャネルが１本の場合
を示したが、必要に応じて入力専用のスルーチャネル、
出力専用のスルーチャネルに分けるなど、複数のスルー
チャネルを設けてもよい。

また、接地引出線、電源引出線についても、２系統以上
の内部接地バス、電源バスがある場合、複数の接地引出
線、電源引出線を設けてもよい。また、スルーチャネル
２１０．接地引出線２３０゜電源引出線２５０はその長
さが零であってもよい。

すなわち、接続端子２１１と２１２は同一端子であって
もよいし、接続端子２３１は内部接地バス２２０上の任
意の点に設けられていてもよい。同様に接続端子２５１
は内部電源バス２４０上の任意の点に設けられていても
よい。

さらにまた、本発明による中間セルではスルーチャネル
、接地引出線、電源引出線のすべてを設ける必要はなく
、必要なものだけ設けておけばよい。

〔発明の効果〕

以上の説明で明らかなように、本発明によれば論理レベ
ルの信号の入出力ばかりでなく、非論理レベルの信号の
入出力にも適用できるため、とくにディジタルとアナロ
グが混在したマスタースライス方式の半導体集積回路装
置の場合、その効果が大である。

【図面の簡単な説明】

第１図はマスタースライス方式半導体集積回路の概略を
示す平面図、第２図は第１図に於ける従来例である入出
力セルの回路図、第３図は本発明の一実施例による入出
力セルの回路図、第４図は本発明の一実施例による入出
力セルとアナログ入力セルとして用いる場合の回路図、
第５図は本発明の一実施例による入出力セルをアナログ
出力セルとして用いる場合の回路図、第６図は本発明の
他の実施例によるスルーチャネルを示す図、第７図は本
発明の一実施例による入出力セルを接地強化セルとして
用いる場合の回路図、第８図は本発明の一実施例による
入出力セルを電源強化セルとして用いる場合の回路図で
ある。 １１．２００・・・入出力パッド、１２，１００・・・
入出力セル、１３・・・マグロス、２１０・・・スルー
チャネル、２２０・・・内部接地バス、２３０・・・接
地引出線、２４０・・・電源バス、２５０・・・電源引
出線。

Claims (1)

1. 【特許請求の範囲】 １、半導体チップ上に設けられる複数個のマグロスと、
   該半導体チップの周辺に設けられる複数個の入出力パッ
   ドと、該マグロスと該入出力パッドの間に設けられ、入
   力バッファまたは出力バッファを有する中間セルとを具
   備する半導体集積回路装置において、前記マグロスで構
   成される内部回路の素子と、前記入出力パッドとを接続
   するスルーチャネル配線を有することを特徴とする半導
   体集積回路装置。 ２、特許請求の範囲第１項において、前記内部回路の素
   子は、アナログ素子であることを特徴とする半導体集積
   回路装置。