JPH04220575A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH04220575A JPH04220575A JP2404336A JP40433690A JPH04220575A JP H04220575 A JPH04220575 A JP H04220575A JP 2404336 A JP2404336 A JP 2404336A JP 40433690 A JP40433690 A JP 40433690A JP H04220575 A JPH04220575 A JP H04220575A
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- 230000005669 field effect Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置に関し、詳
しくは、そのテスト容易性を改善するものに関する。
しくは、そのテスト容易性を改善するものに関する。
【０００２】
【従来の技術】従来、テスト容易性を改善した集積回路
装置の基本構成として第３図に示すものが知られている
。同図において、７はＣＭＯＳ２入力ＮＡＮＤの論理素
子、８はＮチャネルのエンハンスメント型電界効果トラ
ンジスタ（以下、ＭＯＳＴｒ と記す）、９はテスト用
信号線である。上記第３図の回路全体を論理素子と考え
た場合の信号及び基本動作を第４図（ａ） 及び（ｂ）
に示す。
装置の基本構成として第３図に示すものが知られている
。同図において、７はＣＭＯＳ２入力ＮＡＮＤの論理素
子、８はＮチャネルのエンハンスメント型電界効果トラ
ンジスタ（以下、ＭＯＳＴｒ と記す）、９はテスト用
信号線である。上記第３図の回路全体を論理素子と考え
た場合の信号及び基本動作を第４図（ａ） 及び（ｂ）
に示す。
【０００３】次に、上記第３図の基本構成を備えた集積
回路装置を第６図に示す。同図において、５２，５３，
５４は信号線、５５，５６，５７も信号線、５８は上記
信号線５２〜５４を駆動するラインドライバ回路、５９
は信号線５５〜５７の信号を圧縮する３入力のリニアフ
ィードバックシフトレジスタ、６０〜６８はＮチャネル
型ＭＯＳＴｒ である。
回路装置を第６図に示す。同図において、５２，５３，
５４は信号線、５５，５６，５７も信号線、５８は上記
信号線５２〜５４を駆動するラインドライバ回路、５９
は信号線５５〜５７の信号を圧縮する３入力のリニアフ
ィードバックシフトレジスタ、６０〜６８はＮチャネル
型ＭＯＳＴｒ である。
【０００４】続いて、上記テスト容易性改善のための集
積回路装置の動作原理を第３図と第４図と第６図を参照
して説明する。第３図の回路において、論理素子７の出
力Ｚは、他の論理素子の入力に接続される。即ちＭＯＳ
Ｔｒ ８と信号線９とがなければ、論理素子７の端子と
他の論理素子の端子とを接続して成る通常の論理回路に
形成されている。ＭＯＳＴｒ ８の制御信号Ｐが“０”
の時、ＭＯＳＴｒ ８はＯＦＦになり通常モードになる
。ＭＯＳＴｒ ８の制御信号Ｐが“１”のとき、ＭＯＳ
Ｔｒ ８はＯＮになり、論理素子７の出力Ｚをテスト用
信号線９で観測できる。第４図は、上記の関係を図示し
ている。 また、第６図において、信号線５２，５３，５４の全て
が“０”のとき、ＭＯＳＴｒ ６０〜６８は全てＯＦＦ
になり、通常モードとなる。テストモードのときには、
ラインドライバ回路５８により５２，５３又は５４の何
れか１つの信号線を“１”にする。今、信号線５２が“
１”になったとすると、論理素子の出力Ｚ１１，Ｚ２１
，Ｚ３１は各々信号線５５，５６，５７により観測でき
る。 観測された信号は、多入力のリニアフィードバックシフ
トレジスタ５９に入力されて圧縮された後、外部へ出力
されてテストされる。
積回路装置の動作原理を第３図と第４図と第６図を参照
して説明する。第３図の回路において、論理素子７の出
力Ｚは、他の論理素子の入力に接続される。即ちＭＯＳ
Ｔｒ ８と信号線９とがなければ、論理素子７の端子と
他の論理素子の端子とを接続して成る通常の論理回路に
形成されている。ＭＯＳＴｒ ８の制御信号Ｐが“０”
の時、ＭＯＳＴｒ ８はＯＦＦになり通常モードになる
。ＭＯＳＴｒ ８の制御信号Ｐが“１”のとき、ＭＯＳ
Ｔｒ ８はＯＮになり、論理素子７の出力Ｚをテスト用
信号線９で観測できる。第４図は、上記の関係を図示し
ている。 また、第６図において、信号線５２，５３，５４の全て
が“０”のとき、ＭＯＳＴｒ ６０〜６８は全てＯＦＦ
になり、通常モードとなる。テストモードのときには、
ラインドライバ回路５８により５２，５３又は５４の何
れか１つの信号線を“１”にする。今、信号線５２が“
１”になったとすると、論理素子の出力Ｚ１１，Ｚ２１
，Ｚ３１は各々信号線５５，５６，５７により観測でき
る。 観測された信号は、多入力のリニアフィードバックシフ
トレジスタ５９に入力されて圧縮された後、外部へ出力
されてテストされる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のテスト容易性改善のための集積回路装置は、各論理
素子の出力を信号線で観測できる可観測性を改善するも
のであるため、例えば集積回路を構成する全ての論理素
子を第３図の回路構成にすれば、可観測性は１００％に
なるものの、論理素子の入力を制御する可制御性の改善
はできないものである。このため、集積回路装置のテス
ト容易性改善に限界があり、テスト用のパターンも短縮
できないという不都合があった。
来のテスト容易性改善のための集積回路装置は、各論理
素子の出力を信号線で観測できる可観測性を改善するも
のであるため、例えば集積回路を構成する全ての論理素
子を第３図の回路構成にすれば、可観測性は１００％に
なるものの、論理素子の入力を制御する可制御性の改善
はできないものである。このため、集積回路装置のテス
ト容易性改善に限界があり、テスト用のパターンも短縮
できないという不都合があった。
【０００６】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、可観測性の機能は従来通りとし、可
制御性を改善して、テスト容易性の向上とテスト用のパ
ターンを短縮することにある。
あり、その目的は、可観測性の機能は従来通りとし、可
制御性を改善して、テスト容易性の向上とテスト用のパ
ターンを短縮することにある。
【０００７】
【課題を解決するための手段】上記の目的達成のため、
本発明では、論理素子の出力にＭＯＳＴｒ ３個の回路
を接続し、各々のＭＯＳＴｒ を個別に制御することに
より、可観測性に加えて可制御性の改善を行うものであ
る。
本発明では、論理素子の出力にＭＯＳＴｒ ３個の回路
を接続し、各々のＭＯＳＴｒ を個別に制御することに
より、可観測性に加えて可制御性の改善を行うものであ
る。
【０００８】つまり、本発明の具体的な構成は、論理素
子と、テスト用第１及び第２の信号線と、上記論理素子
の出力とテスト用第１信号線との間に接続した第１電界
効果トランジスタと、上記論理素子の出力とテスト用第
２信号線との間に直列に接続した第２及び第３の電界効
果トランジスタとを備えるとともに、上記第２と第３の
電界効果トランジスタの接続点を、他の論理素子の入力
に接続する構成としている。
子と、テスト用第１及び第２の信号線と、上記論理素子
の出力とテスト用第１信号線との間に接続した第１電界
効果トランジスタと、上記論理素子の出力とテスト用第
２信号線との間に直列に接続した第２及び第３の電界効
果トランジスタとを備えるとともに、上記第２と第３の
電界効果トランジスタの接続点を、他の論理素子の入力
に接続する構成としている。
【０００９】
【作用】上記の回路構成により、本発明では、通常の論
理回路としての動作の他に、第１電界効果トランジスタ
のＯＮ時には、論理素子の出力をテスト用第１信号線に
よって観測することができる。また、第１及び第２電界
効果トランジスタがＯＦＦで且つ第３電界効果トランジ
スタがＯＮ時には、テスト用第２信号線の信号によって
次段の論理素子の入力の制御を可能にできる。
理回路としての動作の他に、第１電界効果トランジスタ
のＯＮ時には、論理素子の出力をテスト用第１信号線に
よって観測することができる。また、第１及び第２電界
効果トランジスタがＯＦＦで且つ第３電界効果トランジ
スタがＯＮ時には、テスト用第２信号線の信号によって
次段の論理素子の入力の制御を可能にできる。
【００１０】
【実施例】以下、本発明の実施例を図面に基いて説明す
る。
る。
【００１１】第１図は基本回路構成を示す。同図におい
て、１はＣＭＯＳ２入力ＮＡＮＤの論理素子、２，３及
び４はＮチャネルのエンハンスメント型ＭＯＳＴｒ 、
６はテスト用第１信号線、５はテスト用第２信号線であ
る。そして、上記論理素子１の出力に第１のＭＯＳＴｒ
２の入力端子が接続され、該第１のＭＯＳＴｒ ２の
出力端子にテスト用第１信号線６が接続されている。ま
た、論理素子１の出力に第２のＭＯＳＴｒ ３の入力端
子が接続され、該第２のＭＯＳＴｒ ３の出力端子に第
３のＭＯＳＴｒ ４の出力端子が接続され、該第３のＭ
ＯＳＴｒ ４の入力端子にテスト用第２信号線５が接続
されていて、第２のＭＯＳＴｒ ３と第３のＭＯＳＴｒ
４の接続点Ｚは、他の論理素子の入力に接続される構
成とされている。
て、１はＣＭＯＳ２入力ＮＡＮＤの論理素子、２，３及
び４はＮチャネルのエンハンスメント型ＭＯＳＴｒ 、
６はテスト用第１信号線、５はテスト用第２信号線であ
る。そして、上記論理素子１の出力に第１のＭＯＳＴｒ
２の入力端子が接続され、該第１のＭＯＳＴｒ ２の
出力端子にテスト用第１信号線６が接続されている。ま
た、論理素子１の出力に第２のＭＯＳＴｒ ３の入力端
子が接続され、該第２のＭＯＳＴｒ ３の出力端子に第
３のＭＯＳＴｒ ４の出力端子が接続され、該第３のＭ
ＯＳＴｒ ４の入力端子にテスト用第２信号線５が接続
されていて、第２のＭＯＳＴｒ ３と第３のＭＯＳＴｒ
４の接続点Ｚは、他の論理素子の入力に接続される構
成とされている。
【００１２】上記第１図の回路において、Ｐ０ ＝“０
”，Ｐ１ ＝“１”，Ｐ２ ＝“０”のとき、ＭＯＳＴ
ｒ ２はＯＦＦ，ＭＯＳＴｒ ３はＯＮ，ＭＯＳＴｒ
４はＯＦＦし、論理素子１の出力Ｚ′はＭＯＳＴｒ ３
を通じてＺに出力された後、他の論理素子の入力に入力
される。 つまり、Ｐ０ ＝“０”，Ｐ１ ＝“１”，Ｐ２ ＝“
０”のとき、この回路は各論理素子の端子を相互に接続
して成る通常の論理回路に他ならない。
”，Ｐ１ ＝“１”，Ｐ２ ＝“０”のとき、ＭＯＳＴ
ｒ ２はＯＦＦ，ＭＯＳＴｒ ３はＯＮ，ＭＯＳＴｒ
４はＯＦＦし、論理素子１の出力Ｚ′はＭＯＳＴｒ ３
を通じてＺに出力された後、他の論理素子の入力に入力
される。 つまり、Ｐ０ ＝“０”，Ｐ１ ＝“１”，Ｐ２ ＝“
０”のとき、この回路は各論理素子の端子を相互に接続
して成る通常の論理回路に他ならない。
【００１３】これに対し、Ｐ０ ＝“１”のとき、ＭＯ
ＳＴｒ ２はＯＮになり、論理素子１の出力Ｚ′をテス
ト用信号線６で観測できる。
ＳＴｒ ２はＯＮになり、論理素子１の出力Ｚ′をテス
ト用信号線６で観測できる。
【００１４】また、Ｐ０ ＝“０”，Ｐ１ ＝“０”，
Ｐ２ ＝“１”のとき、ＭＯＳＴｒ ２はＯＦＦ、ＭＯ
ＳＴｒ ３はＯＦＦ、ＭＯＳＴｒ ４はＯＮし、論理素
子１の出力Ｚ′は信号Ｚから切り離される一方、信号線
５がＭＯＳＴｒ ４を通じて信号Ｚに接続されて、次段
の論理素子の入力端子に接続される。即ち、論理素子１
の出力に接続する次段の論理素子の入力を信号線５の信
号で制御できる。
Ｐ２ ＝“１”のとき、ＭＯＳＴｒ ２はＯＦＦ、ＭＯ
ＳＴｒ ３はＯＦＦ、ＭＯＳＴｒ ４はＯＮし、論理素
子１の出力Ｚ′は信号Ｚから切り離される一方、信号線
５がＭＯＳＴｒ ４を通じて信号Ｚに接続されて、次段
の論理素子の入力端子に接続される。即ち、論理素子１
の出力に接続する次段の論理素子の入力を信号線５の信
号で制御できる。
【００１５】次に、上記第１図で示した回路全体を論理
素子と考えた場合の信号及び基本動作を第２図（ａ）
及び（ｂ） に示す。
素子と考えた場合の信号及び基本動作を第２図（ａ）
及び（ｂ） に示す。
【００１６】続いて、上記第１図の基本構成を備えた集
積回路装置を第５図に示す。同図において、１０，１１
，１２は信号線、１３，１４，１５は他の信号線、１６
，１７，１８も信号線、１９，２０，２１は入力制御用
の信号線、５１は制御用の信号線、２２は信号線１０〜
１５を駆動するラインドライバ回路、２３は信号線１６
，１７，１８の信号を圧縮する３入力のリニアフィード
バックシフトレジスタ、２４〜５０はＮチャネル型ＭＯ
ＳＴｒ である。
積回路装置を第５図に示す。同図において、１０，１１
，１２は信号線、１３，１４，１５は他の信号線、１６
，１７，１８も信号線、１９，２０，２１は入力制御用
の信号線、５１は制御用の信号線、２２は信号線１０〜
１５を駆動するラインドライバ回路、２３は信号線１６
，１７，１８の信号を圧縮する３入力のリニアフィード
バックシフトレジスタ、２４〜５０はＮチャネル型ＭＯ
ＳＴｒ である。
【００１７】次に上記第５図の動作を説明する。信号線
１０，１１及び１２の全てが“０”，信号線１３，１４
及び１５の全てが“０”、並びに信号線５１が“１”の
とき、ＭＯＳＴｒ ２４，２７，３０，３３，３６，３
９，４２，４５及び４８がＯＦＦ、ＭＯＳＴｒ ２６，
２９，３２，３５，３８，４１，４４，４７及び５０が
ＯＦＦ、ＭＯＳＴｒ ２５，２８，３１，３４，３７，
４０，４３，４６及び４９がＯＮになり、各論理素子の
端子を接続する通常モードとなる。
１０，１１及び１２の全てが“０”，信号線１３，１４
及び１５の全てが“０”、並びに信号線５１が“１”の
とき、ＭＯＳＴｒ ２４，２７，３０，３３，３６，３
９，４２，４５及び４８がＯＦＦ、ＭＯＳＴｒ ２６，
２９，３２，３５，３８，４１，４４，４７及び５０が
ＯＦＦ、ＭＯＳＴｒ ２５，２８，３１，３４，３７，
４０，４３，４６及び４９がＯＮになり、各論理素子の
端子を接続する通常モードとなる。
【００１８】可観測性テストモードのとき、ラインドラ
イバ２２により、１０，１１，１２の何れか１つの信号
線を“１”にする。今、信号線１０が“１”になったと
すると、ＭＯＳＴｒ ２４，２７，３０はＯＮし、論理
素子の出力Ｚ１１′，Ｚ２１′，Ｚ３１′は各々信号線
１６，１７，１８で観測できる。観測された信号は、多
入力のリニアフィードバックシフトレジスタ２３に入力
され圧縮された後、外部へ出力され、テストされる。
イバ２２により、１０，１１，１２の何れか１つの信号
線を“１”にする。今、信号線１０が“１”になったと
すると、ＭＯＳＴｒ ２４，２７，３０はＯＮし、論理
素子の出力Ｚ１１′，Ｚ２１′，Ｚ３１′は各々信号線
１６，１７，１８で観測できる。観測された信号は、多
入力のリニアフィードバックシフトレジスタ２３に入力
され圧縮された後、外部へ出力され、テストされる。
【００１９】また、可制御性テストモードのとき、信号
線５１を“０”にする。即ち、ＭＯＳＴｒ ２５，２８
，３１，３４，３７，４０，４３，４６，４９をＯＦＦ
にする。また、ラインドライバ２２により信号線１３，
１４，１５の何れか１つを“１”にする。仮に信号線１
３が“１”になったとすると、ＭＯＳＴｒ ２６，２９
，３２はＯＮし、信号Ｉ１をＭＯＳＴｒ ２６を通じて
、Ｚ１１から次段の論理素子に入力できる。信号Ｉ２
，Ｉ３ も同様にＺ２１，Ｚ３１を通じて各々の次段の
論理素子に入力できる。次に、信号線１３を“０”にす
ると、ＭＯＳＴｒ ２６，２９，３２はＯＦＦするが、
信号Ｚ１１，Ｚ２１，Ｚ３１はＭＯＳＴｒ の容量によ
り入力された状態を保持する。上記と同様にして信号線
１４を“１”にし信号Ｉ１ ，Ｉ２ ，Ｉ３ をＺ１２
，Ｚ２２，Ｚ３２を通じて各々の次段の論理素子に入力
できる。また、信号線１４を“０”にすると、ＭＯＳＴ
ｒ ３５，３８，４１はＯＦＦするが、信号Ｚ１２，Ｚ
２２，Ｚ３２は、ＭＯＳＴｒ の容量により、入力され
た状態を保持する。信号線１５を“１”にしたときも上
記と同様であって、信号Ｉ１ ，Ｉ２ ，Ｉ３ をＺ１
３，Ｚ２３，Ｚ３３を通じて各々の次段の論理素子に入
力できるし、その後に信号線１５を“０”にすると、Ｍ
ＯＳＴｒ ４４，４７，５０はＯＦＦするが、信号Ｚ１
３，Ｚ２３，Ｚ３３はＭＯＳＴｒ の容量により入力さ
れた状態を保持する。以上のように信号線１３，１４，
１５を順次“１”にし、信号Ｉ１ ，Ｉ２ ，Ｉ３ を
入力していく動作により、第５図の回路全ての論理素子
の入力状態を決定することができる。この時の論理素子
の出力は、前述の可観測性テストモードでテストするこ
とができる。
線５１を“０”にする。即ち、ＭＯＳＴｒ ２５，２８
，３１，３４，３７，４０，４３，４６，４９をＯＦＦ
にする。また、ラインドライバ２２により信号線１３，
１４，１５の何れか１つを“１”にする。仮に信号線１
３が“１”になったとすると、ＭＯＳＴｒ ２６，２９
，３２はＯＮし、信号Ｉ１をＭＯＳＴｒ ２６を通じて
、Ｚ１１から次段の論理素子に入力できる。信号Ｉ２
，Ｉ３ も同様にＺ２１，Ｚ３１を通じて各々の次段の
論理素子に入力できる。次に、信号線１３を“０”にす
ると、ＭＯＳＴｒ ２６，２９，３２はＯＦＦするが、
信号Ｚ１１，Ｚ２１，Ｚ３１はＭＯＳＴｒ の容量によ
り入力された状態を保持する。上記と同様にして信号線
１４を“１”にし信号Ｉ１ ，Ｉ２ ，Ｉ３ をＺ１２
，Ｚ２２，Ｚ３２を通じて各々の次段の論理素子に入力
できる。また、信号線１４を“０”にすると、ＭＯＳＴ
ｒ ３５，３８，４１はＯＦＦするが、信号Ｚ１２，Ｚ
２２，Ｚ３２は、ＭＯＳＴｒ の容量により、入力され
た状態を保持する。信号線１５を“１”にしたときも上
記と同様であって、信号Ｉ１ ，Ｉ２ ，Ｉ３ をＺ１
３，Ｚ２３，Ｚ３３を通じて各々の次段の論理素子に入
力できるし、その後に信号線１５を“０”にすると、Ｍ
ＯＳＴｒ ４４，４７，５０はＯＦＦするが、信号Ｚ１
３，Ｚ２３，Ｚ３３はＭＯＳＴｒ の容量により入力さ
れた状態を保持する。以上のように信号線１３，１４，
１５を順次“１”にし、信号Ｉ１ ，Ｉ２ ，Ｉ３ を
入力していく動作により、第５図の回路全ての論理素子
の入力状態を決定することができる。この時の論理素子
の出力は、前述の可観測性テストモードでテストするこ
とができる。
【００２０】尚、信号Ｉ１ ，Ｉ２ ，Ｉ３ は外部端
子から入力することもできるが、集積回路内部のリニア
フィードバックシフトレジスタ２３による乱数を入力す
れば、高速に論理素子の入力を決定することができる。 この場合には、集積回路を構成する論理素子を個別にテ
ストでき、テストパターンを必要とせず、テスト容易性
も極めて高い集積回路装置を実現できる。
子から入力することもできるが、集積回路内部のリニア
フィードバックシフトレジスタ２３による乱数を入力す
れば、高速に論理素子の入力を決定することができる。 この場合には、集積回路を構成する論理素子を個別にテ
ストでき、テストパターンを必要とせず、テスト容易性
も極めて高い集積回路装置を実現できる。
【００２１】また、上記実施例では、Ｎ型ＭＯＳＴｒ
を使用したが、Ｐ型ＭＯＳＴｒ を使用することも可能
であることは勿論である。
を使用したが、Ｐ型ＭＯＳＴｒ を使用することも可能
であることは勿論である。
【００２２】ところで、第１図の本発明の回路は、第３
図の従来回路と比較すると集積回路における面積の増加
が予想されるが、ＭＯＳＴｒ ２及び４はテストモード
の時のみＯＮし、通常動作に影響しないので、トランジ
スタサイズを小さくできる。従って、集積回路における
面積の増加は少ない。また今後の多層配線技術の進歩に
より、さらに面積の増加は軽減される可能性がある。
図の従来回路と比較すると集積回路における面積の増加
が予想されるが、ＭＯＳＴｒ ２及び４はテストモード
の時のみＯＮし、通常動作に影響しないので、トランジ
スタサイズを小さくできる。従って、集積回路における
面積の増加は少ない。また今後の多層配線技術の進歩に
より、さらに面積の増加は軽減される可能性がある。
【００２３】
【発明の効果】以上説明したように、本発明の集積回路
装置によれば、集積回路において回路面積の増大を抑え
つつ、出力の可観測性の改善に加えて可制御性をも改善
できるので、テスト容易性を大幅に向上させることがで
きると共に、テストパターンも短縮できる効果を奏する
。
装置によれば、集積回路において回路面積の増大を抑え
つつ、出力の可観測性の改善に加えて可制御性をも改善
できるので、テスト容易性を大幅に向上させることがで
きると共に、テストパターンも短縮できる効果を奏する
。
【図１】本発明の集積回路装置を示す回路図である。
【図２】本発明の回路の基本動作の説明図である。
【図３】従来の集積回路装置の回路図である。
【図４】従来の回路の基本動作の説明図である。
【図５】本発明の回路の実施例を示す回路図である。
【図６】従来の回路の実施例を示す回路図である。
１ 論理素子
２，３，４ Ｎ型エンハンスメント型ＭＯＳＴｒ
７ 論理素子
７ 論理素子
Claims (3)
- 【請求項１】論理素子と、テスト用第１及び第２の信号
線と、上記論理素子の出力とテスト用第１信号線との間
に接続した第１電界効果トランジスタと、上記論理素子
の出力とテスト用第２信号線との間に直列に接続した第
２及び第３の電界効果トランジスタとを備え、上記第２
と第３の電界効果トランジスタの接続点は、他の論理素
子の入力に接続されることを特徴とする集積回路装置。 - 【請求項２】請求項１記載の集積回路装置において、複
数の論理素子と、該各論理素子に対応して各々複数設け
られた第１，第２及び第３の電界効果トランジスタとを
備えるとともに、互いに対応する第１電界効果トランジ
スタのゲートと第３電界効果トランジスタのゲートとは
ドライバ回路に接続され、複数の第２電界効果トランジ
スタのゲートは互いに接続され且つ制御用信号線に接続
され、一方、複数のテスト用第１信号線は互いに接続さ
れ且つリニアフィードバックシフトレジスタの入力に接
続されることを特徴とする集積回路装置。 - 【請求項３】請求項１又は２記載の集積回路装置におい
て、複数の論理素子と、該各論理素子に対応して各々複
数設けられた第１，第２及び第３の電界効果トランジス
タとを備えるとともに、複数のテスト用第２信号線は互
いに接続され且つリニアフィードバックシフトレジスタ
の出力に接続されることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404336A JPH04220575A (ja) | 1990-12-20 | 1990-12-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404336A JPH04220575A (ja) | 1990-12-20 | 1990-12-20 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04220575A true JPH04220575A (ja) | 1992-08-11 |
Family
ID=18514013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404336A Pending JPH04220575A (ja) | 1990-12-20 | 1990-12-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04220575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230124622A1 (en) * | 2021-10-14 | 2023-04-20 | Arm Limited | Alarm Systems and Circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154038A (ja) * | 1982-03-08 | 1983-09-13 | Nec Corp | デイジタル集積回路用の論理ブロツク |
| JPS62150180A (ja) * | 1985-12-25 | 1987-07-04 | Nec Corp | 集積回路 |
-
1990
- 1990-12-20 JP JP2404336A patent/JPH04220575A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154038A (ja) * | 1982-03-08 | 1983-09-13 | Nec Corp | デイジタル集積回路用の論理ブロツク |
| JPS62150180A (ja) * | 1985-12-25 | 1987-07-04 | Nec Corp | 集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230124622A1 (en) * | 2021-10-14 | 2023-04-20 | Arm Limited | Alarm Systems and Circuits |
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