JPH03197883A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03197883A JPH03197883A JP1339629A JP33962989A JPH03197883A JP H03197883 A JPH03197883 A JP H03197883A JP 1339629 A JP1339629 A JP 1339629A JP 33962989 A JP33962989 A JP 33962989A JP H03197883 A JPH03197883 A JP H03197883A
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- JP
- Japan
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- terminal
- output buffer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来の半導体集積回路においては、集積回路内の各ノー
ドに所定の縮退故障を設定し、その故障を検出するため
に多くのテストパターンが作成されている。
ドに所定の縮退故障を設定し、その故障を検出するため
に多くのテストパターンが作成されている。
第３図は、−例として、３ステート出力バッファを構成
する従来の半導体集積回路を示した回路図である。第３
図に示されるように、前記３ステート出力バッファは、
入力端子６２、イネーブル（ＥＮＡＢＬＥ）端子６３、
電源端子６４および出力端子６５に対応して、ＮＡＮＤ
回路１９、インバータ２０、ＮＯＲ回路２１、ＰＭＯＳ
トランジスタ２２およびＮＭＯＳトランジスタ２３によ
り構成されており、各素子間の配線には縮退故障のノー
ドが設定されている。
する従来の半導体集積回路を示した回路図である。第３
図に示されるように、前記３ステート出力バッファは、
入力端子６２、イネーブル（ＥＮＡＢＬＥ）端子６３、
電源端子６４および出力端子６５に対応して、ＮＡＮＤ
回路１９、インバータ２０、ＮＯＲ回路２１、ＰＭＯＳ
トランジスタ２２およびＮＭＯＳトランジスタ２３によ
り構成されており、各素子間の配線には縮退故障のノー
ドが設定されている。
上述した従来の半導体集積回路においては、第３図に示
される３ステート出力バッファの場合、ノードｌＱ３が
“Ｌ″レベル縮退故障している時に、イネーブル端子６
３が“Ｈ”レベルの状態にある場合には、３ステート出
カバ・ソファは通常の動作状態に置かれているため、そ
の故障は検出されない、また、イネーブル端子６３が“
Ｌ”レベルの状態になると、ＮＭＯＳトランジスタ２３
がオンとなるが、入力端子６２から入力されるデータ信
号が“Ｈ”レベルである場合には、見掛上、出力端子６
５における出力はＨ＋ Ｚとなっているので、故障検
出が不可能である。
される３ステート出力バッファの場合、ノードｌＱ３が
“Ｌ″レベル縮退故障している時に、イネーブル端子６
３が“Ｈ”レベルの状態にある場合には、３ステート出
カバ・ソファは通常の動作状態に置かれているため、そ
の故障は検出されない、また、イネーブル端子６３が“
Ｌ”レベルの状態になると、ＮＭＯＳトランジスタ２３
がオンとなるが、入力端子６２から入力されるデータ信
号が“Ｈ”レベルである場合には、見掛上、出力端子６
５における出力はＨ＋ Ｚとなっているので、故障検
出が不可能である。
一般に、半導体集積回路の集積度が増大するに伴ない各
種の論理回路も複雑化し、上述のような縮退故障を効率
的に検出することが益々困難となるとともに、また、多
くのテスト・パターンを設定することを必要とし、仮に
異常が検出された場合においても、その原因が内部論理
回路に起因するものか、または、入力バッファによるも
のかの判別が困難であるという欠点がある。
種の論理回路も複雑化し、上述のような縮退故障を効率
的に検出することが益々困難となるとともに、また、多
くのテスト・パターンを設定することを必要とし、仮に
異常が検出された場合においても、その原因が内部論理
回路に起因するものか、または、入力バッファによるも
のかの判別が困難であるという欠点がある。
本発明の半導体集積回路は、論理回路を含む半導体集積
回路において、任意の３ステート出力バッファの前段に
、所定の制御信号を介して前記３ステート出力バッファ
に入力されるデータ信号を、強制的に反転させる機能を
有する回路手段を備えて構成される。
回路において、任意の３ステート出力バッファの前段に
、所定の制御信号を介して前記３ステート出力バッファ
に入力されるデータ信号を、強制的に反転させる機能を
有する回路手段を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の回路図である。第１図に示
されるように、本実施例は、入力端子５１、制御端子５
２、イネーブル端子５３、電源端子５４および出力端子
５５に対応して、反転用の付加回路を形成するＥＸＯＲ
回路１と、ＮＡＮＤ回路２、インバータ３、ＮＯＲ回路
４、ＰＭＯＳトランジスタ５およびＮＭＯ３）ランジス
タロを含む３ステート出力バッファ７と、を備えて構成
される。
は、本発明の第１の実施例の回路図である。第１図に示
されるように、本実施例は、入力端子５１、制御端子５
２、イネーブル端子５３、電源端子５４および出力端子
５５に対応して、反転用の付加回路を形成するＥＸＯＲ
回路１と、ＮＡＮＤ回路２、インバータ３、ＮＯＲ回路
４、ＰＭＯＳトランジスタ５およびＮＭＯ３）ランジス
タロを含む３ステート出力バッファ７と、を備えて構成
される。
第１図において、ＥＸＯＲ回路１を介して、制御端子５
２より入力される制御信号が“し”レベルの場合には、
入力端子５１から入力されるデータ信号は、そのままの
レベルにて３ステート出力バッファ７に入力され、また
、前記制御信号が“Ｈ”レベルの場合には、データ信号
は反転されて３ステート出力バッファ７に入力される。
２より入力される制御信号が“し”レベルの場合には、
入力端子５１から入力されるデータ信号は、そのままの
レベルにて３ステート出力バッファ７に入力され、また
、前記制御信号が“Ｈ”レベルの場合には、データ信号
は反転されて３ステート出力バッファ７に入力される。
イネーブル端子５３が“Ｈ”レベルの状態においては、
３ステート出力バッファ７は通常の出力バッファとして
動作するので、出力端子５５におけるデータ信号の出力
レベルが、“Ｈ”レベルまたは“Ｌ″レベル何れの場合
にあっても、前記制御信号を切替えることにより、出力
端子５５におけるデータ信号の出力レベルは、′Ｈ″レ
ベルから″Ｌ″レベルに、或はＬ”レベルから“Ｈ”レ
ベルに切替わり、“Ｈ”レベルまたは“Ｌ″レベルの再
出力レベルにおける動作確認を行うことが可能となる。
３ステート出力バッファ７は通常の出力バッファとして
動作するので、出力端子５５におけるデータ信号の出力
レベルが、“Ｈ”レベルまたは“Ｌ″レベル何れの場合
にあっても、前記制御信号を切替えることにより、出力
端子５５におけるデータ信号の出力レベルは、′Ｈ″レ
ベルから″Ｌ″レベルに、或はＬ”レベルから“Ｈ”レ
ベルに切替わり、“Ｈ”レベルまたは“Ｌ″レベルの再
出力レベルにおける動作確認を行うことが可能となる。
次に、イネーブル端子５３が“Ｌ”レベル、すなわち出
力がＨ，−Ｚの状態の場合について説明する。この場合
には、仮に、ノード１０１が“Ｌ”レベルに縮退故障し
ている場合、３ステート入カバッファ７に入力されるデ
ータ信号が“Ｌ”レベルである時には、出力は、見掛上
Ｈ１−Ｚの状態となっているため故障は検出されないが
、この時、前記制御信号のレベルを切替えると、ＮＭＯ
Ｓトランジスタ６がオンの状態となるので、故障の検出
が可能となる。また、ノード１０２が“Ｈ”レベルに縮
退故障している場合においても、出力端子５５おける出
力がＨＩＺの状態において、前記制御信号のレベルを切
替えることにより、３ステート出力バッファ７に入力さ
れるデータ信号について、Ｈ”レベルおよびＬ”レベル
の両レベルの状態において試験を行うことができる。こ
のため、僅かなテスト・パターンを用いることにより、
効率よく３ステート出力バッファの動作チエツクを実施
することが可能となる。
力がＨ，−Ｚの状態の場合について説明する。この場合
には、仮に、ノード１０１が“Ｌ”レベルに縮退故障し
ている場合、３ステート入カバッファ７に入力されるデ
ータ信号が“Ｌ”レベルである時には、出力は、見掛上
Ｈ１−Ｚの状態となっているため故障は検出されないが
、この時、前記制御信号のレベルを切替えると、ＮＭＯ
Ｓトランジスタ６がオンの状態となるので、故障の検出
が可能となる。また、ノード１０２が“Ｈ”レベルに縮
退故障している場合においても、出力端子５５おける出
力がＨＩＺの状態において、前記制御信号のレベルを切
替えることにより、３ステート出力バッファ７に入力さ
れるデータ信号について、Ｈ”レベルおよびＬ”レベル
の両レベルの状態において試験を行うことができる。こ
のため、僅かなテスト・パターンを用いることにより、
効率よく３ステート出力バッファの動作チエツクを実施
することが可能となる。
次に、本発明の第２の実施例について説明する。第２図
は、第２の実施例の回路図である。第２図に示されるよ
うに、本実施例は、入力端子５６、制御端子５７、イネ
ーブル端子５８、外部入力端子５９．６０および出力端
子６１に対応して、インバータ８〜１２と、トランスフ
ァー・ゲート１３〜１６と、フリップ・フロップ回路１
７と、３ステート出力バッファ１８と、を備えて構成さ
れる。
は、第２の実施例の回路図である。第２図に示されるよ
うに、本実施例は、入力端子５６、制御端子５７、イネ
ーブル端子５８、外部入力端子５９．６０および出力端
子６１に対応して、インバータ８〜１２と、トランスフ
ァー・ゲート１３〜１６と、フリップ・フロップ回路１
７と、３ステート出力バッファ１８と、を備えて構成さ
れる。
第２図において、制御端子５７における制御信号が“Ｈ
”レベルの時には、トランスファー・ゲー） １３．１
４は、それぞれインバータ９および１０を介してオンと
なり、トランスファー・ゲート１５．１６は、インバー
タ８およびそれぞれインバータ１１および１２を介して
オフとなるため、入力端子５６から入力されるデータ信
号ならびにイネーブル端子５８から入力されるイネーブ
ル信号に対応して、３ステート出力バッファ１８は、通
常の動作をする。
”レベルの時には、トランスファー・ゲー） １３．１
４は、それぞれインバータ９および１０を介してオンと
なり、トランスファー・ゲート１５．１６は、インバー
タ８およびそれぞれインバータ１１および１２を介して
オフとなるため、入力端子５６から入力されるデータ信
号ならびにイネーブル端子５８から入力されるイネーブ
ル信号に対応して、３ステート出力バッファ１８は、通
常の動作をする。
前記制御信号を“Ｌ″レベルすると、逆に、トランスフ
ァー・ゲート１３．１４はオフとなり、トランスファー
・ゲート１５．１６はオンの状態となって、入力端子５
６および５８は３シフト出力バッファ１８とは切離され
る。この場合、外部入力端子５９および６０には、“Ｈ
”レベルまたは“し”レベルの信号を加えておき、テス
ト用として共用する。
ァー・ゲート１３．１４はオフとなり、トランスファー
・ゲート１５．１６はオンの状態となって、入力端子５
６および５８は３シフト出力バッファ１８とは切離され
る。この場合、外部入力端子５９および６０には、“Ｈ
”レベルまたは“し”レベルの信号を加えておき、テス
ト用として共用する。
制御端子５７における制御信号が“【、”レベルの状態
で、テスト用の外部入力端子５９を“Ｈ”レベルとし、
クロック用の外部端子６０からクロックを一発入力する
と、フリップ・フロップ回路１７の動作を介して、３ス
テート出力バッファ１８はイネーブル状態となる。この
時、テスト用の外部入力端子５９を“ト■”レベルまた
は“Ｌ”レベルの何れかに切替えることにより、通常状
態における３ステータ出力バッファ１８の試験を行うこ
とが可能となる。
で、テスト用の外部入力端子５９を“Ｈ”レベルとし、
クロック用の外部端子６０からクロックを一発入力する
と、フリップ・フロップ回路１７の動作を介して、３ス
テート出力バッファ１８はイネーブル状態となる。この
時、テスト用の外部入力端子５９を“ト■”レベルまた
は“Ｌ”レベルの何れかに切替えることにより、通常状
態における３ステータ出力バッファ１８の試験を行うこ
とが可能となる。
次に、テスト用の外部入力端子５９を“Ｌ”レベルに設
定し、外部入力端子６０からクロックを一発入力すると
、同様に、フリップ・７０ツブ回路１７の動作を介して
、３ステート出力バッファ１８の出力は旧−Ｚの状態に
なるため、前述の場合と同様に、テスト用の外部入力端
子５９におけるレベルを“Ｈ″レベルたは“Ｌ″レベル
何れかに切替えることにより、出力Ｈ＋ Ｚの状態に
おける３ステート出力バッファ１８の試験を行なうこと
ができる。
定し、外部入力端子６０からクロックを一発入力すると
、同様に、フリップ・７０ツブ回路１７の動作を介して
、３ステート出力バッファ１８の出力は旧−Ｚの状態に
なるため、前述の場合と同様に、テスト用の外部入力端
子５９におけるレベルを“Ｈ″レベルたは“Ｌ″レベル
何れかに切替えることにより、出力Ｈ＋ Ｚの状態に
おける３ステート出力バッファ１８の試験を行なうこと
ができる。
従って、数個のテスト・パターンを用いるだけで、３ス
テート・バッファ１８の動作チエツクおよび故障チエツ
クを効率的に行うことができるという特徴がある。
テート・バッファ１８の動作チエツクおよび故障チエツ
クを効率的に行うことができるという特徴がある。
以上詳細に説明したように、本発明は、論理回路を含む
半導体集積回路に適用されて、任意の３ステート出力バ
ッファの前段に、前記３ステート出力バッファに入力さ
れるデータ信号のレベルを反転させる手段を備えること
により、１少のテスト・パターンならびに制御信号を用
いることにより、３ステート出力バッファの動作試験な
らびに縮退故障の確認等を効率的に行うことができると
いう効果がある。
半導体集積回路に適用されて、任意の３ステート出力バ
ッファの前段に、前記３ステート出力バッファに入力さ
れるデータ信号のレベルを反転させる手段を備えること
により、１少のテスト・パターンならびに制御信号を用
いることにより、３ステート出力バッファの動作試験な
らびに縮退故障の確認等を効率的に行うことができると
いう効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は、従来例の回路図である
。 図において、１・・・・・・ＥＸＯＲ回路、２・・・・
・・ＮＡＮＤ回路、３．８〜１２．２０・・・・・・イ
ンバータ、４・・・・・・ＮＯＲ回路、５，２２・・・
・・・ＰＭＯ３）ランシスター６．２３・・・・・・Ｎ
ＭＯＳ）ランシスタ、７．１８・・−・・−３ステート
出力バッファ、１７・・・・・・フリップ・フロップ回
路。
２の実施例の回路図、第３図は、従来例の回路図である
。 図において、１・・・・・・ＥＸＯＲ回路、２・・・・
・・ＮＡＮＤ回路、３．８〜１２．２０・・・・・・イ
ンバータ、４・・・・・・ＮＯＲ回路、５，２２・・・
・・・ＰＭＯ３）ランシスター６．２３・・・・・・Ｎ
ＭＯＳ）ランシスタ、７．１８・・−・・−３ステート
出力バッファ、１７・・・・・・フリップ・フロップ回
路。
Claims (1)
- 論理回路を含む半導体集積回路において、任意の３ステ
ート出力バッファの前段に、所定の制御信号を介して前
記３ステート出力バッファに入力されるデータ信号を、
強制的に反転させる機能を有する回路手段を備えること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339629A JPH03197883A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339629A JPH03197883A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03197883A true JPH03197883A (ja) | 1991-08-29 |
Family
ID=18329308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339629A Pending JPH03197883A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03197883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219808B1 (en) | 1997-04-18 | 2001-04-17 | Nec Corporation | Semiconductor device capable of carrying out high speed fault detecting test |
-
1989
- 1989-12-26 JP JP1339629A patent/JPH03197883A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219808B1 (en) | 1997-04-18 | 2001-04-17 | Nec Corporation | Semiconductor device capable of carrying out high speed fault detecting test |
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