JPH09257878A - Ｃｍｏｓｌｓｉ - Google Patents
ＣｍｏｓｌｓｉInfo
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- JPH09257878A JPH09257878A JP8068288A JP6828896A JPH09257878A JP H09257878 A JPH09257878 A JP H09257878A JP 8068288 A JP8068288 A JP 8068288A JP 6828896 A JP6828896 A JP 6828896A JP H09257878 A JPH09257878 A JP H09257878A
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- Japan
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- signal
- input
- clock
- test mode
- input terminal
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳＬＳＩの静止時電源電流の測定を効
率良く行う。 【解決手段】 リセット信号ＲＳＴを“Ｈ”にすると、
ＦＦ部１２1 ，１２2 ，・・・，１２n の各出力信号Ｓ
１２1 ，Ｓ１２2 ，・・・，Ｓ１２n が全て“Ｌ”の状
態になる。この場合、切り替え信号ＭＳは、ノーマルの
モードである“Ｌ”にしておく。この状態でＩｄｄｓの
測定を行う。この測定は、このＣＭＯＳＬＳＩ１０中の
ＦＦ部１２1 ，１２2 ，・・・，１２n の電源電流を一
括して測定する。次に、リセット信号ＲＳＴを“Ｌ”に
することによってリセットを解除し、かつ切り替え信号
ＭＳを試験モードである“Ｈ”に切り替え、クロックＣ
Ｋを１サイクル入力する。すると、各出力信号Ｓ１
２1 ，Ｓ１２2 ，・・・，Ｓ１２n は、全て“Ｈ”に遷
移する。この状態でＩｄｄｓを測定する。
率良く行う。 【解決手段】 リセット信号ＲＳＴを“Ｈ”にすると、
ＦＦ部１２1 ，１２2 ，・・・，１２n の各出力信号Ｓ
１２1 ，Ｓ１２2 ，・・・，Ｓ１２n が全て“Ｌ”の状
態になる。この場合、切り替え信号ＭＳは、ノーマルの
モードである“Ｌ”にしておく。この状態でＩｄｄｓの
測定を行う。この測定は、このＣＭＯＳＬＳＩ１０中の
ＦＦ部１２1 ，１２2 ，・・・，１２n の電源電流を一
括して測定する。次に、リセット信号ＲＳＴを“Ｌ”に
することによってリセットを解除し、かつ切り替え信号
ＭＳを試験モードである“Ｈ”に切り替え、クロックＣ
Ｋを１サイクル入力する。すると、各出力信号Ｓ１
２1 ，Ｓ１２2 ，・・・，Ｓ１２n は、全て“Ｈ”に遷
移する。この状態でＩｄｄｓを測定する。
Description
【０００１】
【発明の属する技術分野】本発明は、製造試験のひとつ
である静止時電源電流（以下、Ｉｄｄｓという）を測定
する機能を備えたＣＭＯＳＬＳＩ（Complementary Meta
l Oxide Semiconductor Large Scale Integration）に
関するものである。
である静止時電源電流（以下、Ｉｄｄｓという）を測定
する機能を備えたＣＭＯＳＬＳＩ（Complementary Meta
l Oxide Semiconductor Large Scale Integration）に
関するものである。
【０００２】
【従来の技術】Ｉｄｄｓ測定試験は、ＣＭＯＳＬＳＩの
不良品を検出する試験のひとつであり、動作静止時は構
造的に電源電流が殆ど流れないというＣＭＯＳの特性を
利用し、静止時の電源電流を測定することにより、不良
品の判定を行う試験である。図２は、ＣＭＯＳの構成図
である。このＣＭＯＳは、入力信号ｉｎを入力する入力
端子ＩＮを有している。入力端子ＩＮは、Ｐチャネル型
MOSFET（以下、ＰＭＯＳという）１のゲートＧ及びＮチ
ャネル型MOSFET（以下、ＮＭＯＳという）２のゲートＧ
に接続されている。ＰＭＯＳ１のソースＳは電源電位Ｖ
ｄｄに接続されている。ＰＭＯＳ１のドレインＤは出力
信号Soutを出力する出力端子ＯＵＴに接続されると共
に、ＮＭＯＳ２のドレインＤに接続されている。ＮＭＯ
Ｓ２のソースＳはグランドに接続されている。このＣＭ
ＯＳでは、動作静止時（即ち、入力信号ｉｎのレベルを
電源電位Ｖｄｄ又はグランドレベルに固定したとき）に
は一方のMOSFETがオン状態かつ他方のMOSFETがオフ状態
になるので、電源電流Ｉｄｄが殆ど流れない。しかし、
電源電位Ｖｄｄと出力端子ＯＵＴ間に短絡などの不良箇
所がある場合には電源電流Ｉｄｄが大きくなるので、不
良を検出できる。但し、不良の検出は、不良のモードに
より、検出可能な場合と不可能な場合がある。
不良品を検出する試験のひとつであり、動作静止時は構
造的に電源電流が殆ど流れないというＣＭＯＳの特性を
利用し、静止時の電源電流を測定することにより、不良
品の判定を行う試験である。図２は、ＣＭＯＳの構成図
である。このＣＭＯＳは、入力信号ｉｎを入力する入力
端子ＩＮを有している。入力端子ＩＮは、Ｐチャネル型
MOSFET（以下、ＰＭＯＳという）１のゲートＧ及びＮチ
ャネル型MOSFET（以下、ＮＭＯＳという）２のゲートＧ
に接続されている。ＰＭＯＳ１のソースＳは電源電位Ｖ
ｄｄに接続されている。ＰＭＯＳ１のドレインＤは出力
信号Soutを出力する出力端子ＯＵＴに接続されると共
に、ＮＭＯＳ２のドレインＤに接続されている。ＮＭＯ
Ｓ２のソースＳはグランドに接続されている。このＣＭ
ＯＳでは、動作静止時（即ち、入力信号ｉｎのレベルを
電源電位Ｖｄｄ又はグランドレベルに固定したとき）に
は一方のMOSFETがオン状態かつ他方のMOSFETがオフ状態
になるので、電源電流Ｉｄｄが殆ど流れない。しかし、
電源電位Ｖｄｄと出力端子ＯＵＴ間に短絡などの不良箇
所がある場合には電源電流Ｉｄｄが大きくなるので、不
良を検出できる。但し、不良の検出は、不良のモードに
より、検出可能な場合と不可能な場合がある。
【０００３】図３は、図２のＣＭＯＳの不良の例を示す
図である。このＣＭＯＳでは、ＰＭＯＳ１のソースＳと
出力端子ＯＵＴが短絡しているので、入力信号ｉｎの論
理レベルを高レベル（以下、“Ｈ”という）にしなけれ
ば不良の検出ができない。図４は、図２のＣＭＯＳの他
の不良の例を示す図である。このＣＭＯＳでは、ＮＭＯ
Ｓ２のソースＳと出力端子ＯＵＴが短絡しているので、
入力信号ｉｎの論理レベルを低レベル（以下、“Ｌ”と
いう）にしなければ不良の検出ができない。これらのよ
うに、不良のモードにより、不良の判定ができないこと
があるので、多数のＣＭＯＳで構成されたＣＭＯＳＬＳ
Ｉでは、内部の各ＣＭＯＳに“Ｈ”出力状態及び“Ｌ”
出力状態の両方を設定し、各々の状態でＩｄｄを測定す
る。そして、各ＣＭＯＳの入力データの組み合わせによ
って出力信号の論理レベルを変化させるようにしてい
る。
図である。このＣＭＯＳでは、ＰＭＯＳ１のソースＳと
出力端子ＯＵＴが短絡しているので、入力信号ｉｎの論
理レベルを高レベル（以下、“Ｈ”という）にしなけれ
ば不良の検出ができない。図４は、図２のＣＭＯＳの他
の不良の例を示す図である。このＣＭＯＳでは、ＮＭＯ
Ｓ２のソースＳと出力端子ＯＵＴが短絡しているので、
入力信号ｉｎの論理レベルを低レベル（以下、“Ｌ”と
いう）にしなければ不良の検出ができない。これらのよ
うに、不良のモードにより、不良の判定ができないこと
があるので、多数のＣＭＯＳで構成されたＣＭＯＳＬＳ
Ｉでは、内部の各ＣＭＯＳに“Ｈ”出力状態及び“Ｌ”
出力状態の両方を設定し、各々の状態でＩｄｄを測定す
る。そして、各ＣＭＯＳの入力データの組み合わせによ
って出力信号の論理レベルを変化させるようにしてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
Ｉｄｄの測定においては、次のような課題があった。即
ち、大規模集積回路（即ち、ＬＳＩ）では、遅延フリッ
プフロップ（以下、Ｄ−ＦＦという）が多く含まれてい
るので、すべてのＤ−ＦＦの“Ｈ”及び“Ｌ”の両方の
出力状態を入力データの組み合わせで設定するには、多
大なテストパターンを必要とし、実現が困難であった。
Ｉｄｄの測定においては、次のような課題があった。即
ち、大規模集積回路（即ち、ＬＳＩ）では、遅延フリッ
プフロップ（以下、Ｄ−ＦＦという）が多く含まれてい
るので、すべてのＤ−ＦＦの“Ｈ”及び“Ｌ”の両方の
出力状態を入力データの組み合わせで設定するには、多
大なテストパターンを必要とし、実現が困難であった。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ＣＭＯＳで構成された複数のＤ−Ｆ
Ｆを備えたＣＭＯＳＬＳＩにおいて、次のような手段を
講じている。即ち、前記各Ｄ−ＦＦの静止時電源電流を
測定するか否かを指定する試験モード切り替え信号を入
力する切り替え信号入力回路と、前記各Ｄ−ＦＦに外部
からのリセット信号を供給するリセット信号供給回路
と、前記各Ｄ−ＦＦに外部からのクロックを供給するク
ロック供給回路と、入力信号と前記試験モード切り替え
信号との論理和の反転信号を生成して前記各Ｄ−ＦＦに
それぞれ送出する複数のＮＯＲ回路とを設けている。そ
して、前記各Ｄ−ＦＦは、前記リセット信号によってセ
ットされて第１の論理レベルを出力し、該セットが解除
された後で前記入力信号が第２の論理レベルでかつ前記
試験モード切り替え信号が第１の論理レベルの場合に前
記ＮＯＲ回路の出力信号を前記クロックに同期して取り
込んで第２の論理レベルを出力する遅延型フリップフロ
ップで構成している。
を解決するために、ＣＭＯＳで構成された複数のＤ−Ｆ
Ｆを備えたＣＭＯＳＬＳＩにおいて、次のような手段を
講じている。即ち、前記各Ｄ−ＦＦの静止時電源電流を
測定するか否かを指定する試験モード切り替え信号を入
力する切り替え信号入力回路と、前記各Ｄ−ＦＦに外部
からのリセット信号を供給するリセット信号供給回路
と、前記各Ｄ−ＦＦに外部からのクロックを供給するク
ロック供給回路と、入力信号と前記試験モード切り替え
信号との論理和の反転信号を生成して前記各Ｄ−ＦＦに
それぞれ送出する複数のＮＯＲ回路とを設けている。そ
して、前記各Ｄ−ＦＦは、前記リセット信号によってセ
ットされて第１の論理レベルを出力し、該セットが解除
された後で前記入力信号が第２の論理レベルでかつ前記
試験モード切り替え信号が第１の論理レベルの場合に前
記ＮＯＲ回路の出力信号を前記クロックに同期して取り
込んで第２の論理レベルを出力する遅延型フリップフロ
ップで構成している。
【０００６】この第１の発明によれば、以上のようにＣ
ＭＯＳＬＳＩを構成したので、各Ｄ−ＦＦはリセット信
号によってセットされ、該各Ｄ−ＦＦの各出力信号は第
１の論理レベルになる。前記セットが解除された後で入
力信号が第２の論理レベルでかつ試験モード切り替え信
号が第１の論理レベルの場合、前記各Ｄ−ＦＦはＮＯＲ
回路の出力信号をクロックに同期して取り込み、該各Ｄ
−ＦＦの各出力信号は第２の論理レベルになる。そのた
め、各Ｄ−ＦＦの各出力信号の第１及び第２の論理レベ
ルの状態におけるＩｄｄｓの測定が可能になる。
ＭＯＳＬＳＩを構成したので、各Ｄ−ＦＦはリセット信
号によってセットされ、該各Ｄ−ＦＦの各出力信号は第
１の論理レベルになる。前記セットが解除された後で入
力信号が第２の論理レベルでかつ試験モード切り替え信
号が第１の論理レベルの場合、前記各Ｄ−ＦＦはＮＯＲ
回路の出力信号をクロックに同期して取り込み、該各Ｄ
−ＦＦの各出力信号は第２の論理レベルになる。そのた
め、各Ｄ−ＦＦの各出力信号の第１及び第２の論理レベ
ルの状態におけるＩｄｄｓの測定が可能になる。
【０００７】第２の発明では、ＣＭＯＳで構成された複
数のＤ−ＦＦを備えたＣＭＯＳＬＳＩにおいて、第１の
発明の切り替え信号入力回路と、前記各フリップフロッ
プに外部からのセット信号を供給するセット信号供給回
路と、第１の発明のクロック供給回路と、入力信号と前
記試験モード切り替え信号との論理積の反転信号を生成
するＮＡＮＤ回路とを設けている。そして、前記各Ｄ−
ＦＦは、前記セット信号によってリセットされて第２の
論理レベルを出力し、該リセットが解除された後で前記
入力信号が第２の論理レベルでかつ前記試験モード切り
替え信号が第２の論理レベルの場合に前記ＮＡＮＤ回路
の出力信号を前記クロックに同期して取り込んで第１の
論理レベルを出力する遅延型フリップフロップで構成し
ている。この第２の発明によれば、各Ｄ−ＦＦは前記セ
ット信号によってリセットされ、該各Ｄ−ＦＦの各出力
信号は第２の論理レベルになる。前記リセットが解除さ
れた後で前記入力信号が第２の論理レベルでかつ前記試
験モード切り替え信号が第２の論理レベルの場合、前記
各Ｄ−ＦＦはＮＡＮＤ回路の出力信号を前記クロックに
同期して取り込み、該各Ｄ−ＦＦの各出力信号は第１の
論理レベルになる。そのため、各Ｄ−ＦＦの各出力信号
の第１及び第２の論理レベルの状態におけるＩｄｄｓの
測定が可能になる。
数のＤ−ＦＦを備えたＣＭＯＳＬＳＩにおいて、第１の
発明の切り替え信号入力回路と、前記各フリップフロッ
プに外部からのセット信号を供給するセット信号供給回
路と、第１の発明のクロック供給回路と、入力信号と前
記試験モード切り替え信号との論理積の反転信号を生成
するＮＡＮＤ回路とを設けている。そして、前記各Ｄ−
ＦＦは、前記セット信号によってリセットされて第２の
論理レベルを出力し、該リセットが解除された後で前記
入力信号が第２の論理レベルでかつ前記試験モード切り
替え信号が第２の論理レベルの場合に前記ＮＡＮＤ回路
の出力信号を前記クロックに同期して取り込んで第１の
論理レベルを出力する遅延型フリップフロップで構成し
ている。この第２の発明によれば、各Ｄ−ＦＦは前記セ
ット信号によってリセットされ、該各Ｄ−ＦＦの各出力
信号は第２の論理レベルになる。前記リセットが解除さ
れた後で前記入力信号が第２の論理レベルでかつ前記試
験モード切り替え信号が第２の論理レベルの場合、前記
各Ｄ−ＦＦはＮＡＮＤ回路の出力信号を前記クロックに
同期して取り込み、該各Ｄ−ＦＦの各出力信号は第１の
論理レベルになる。そのため、各Ｄ−ＦＦの各出力信号
の第１及び第２の論理レベルの状態におけるＩｄｄｓの
測定が可能になる。
【０００８】第３の発明では、ＣＭＯＳで構成された複
数のＤ−ＦＦを備えたＣＭＯＳＬＳＩにおいて、第１の
発明の切り替え信号入力回路と、第１の発明のクロック
供給回路と、前記試験モード切り替え信号が試験モード
ではない場合に入力信号を選択し、該試験モード切り替
え信号が試験モードの場合に前記Ｄ−ＦＦの反転出力信
号を選択するセレクタとを設けている。そして、前記各
Ｄ−ＦＦは、前記セレクタの出力信号を前記クロックに
同期して取り込んで正相出力信号及び前記反転出力信号
を出力する遅延型フリップフロップで構成している。こ
の第３の発明によれば、試験モード切り替え信号が試験
モードではない場合に入力信号がセレクタで選択され、
該試験モード切り替え信号が試験モードの場合にＤ−Ｆ
Ｆの反転出力信号が該セレクタで選択される。この試験
モード切り替え信号が試験モードの場合、各Ｄ−ＦＦ
は、前記セレクタの出力信号をクロックに同期して取り
込んで正相出力信号及び前記反転出力信号を出力する。
この時、前記正相出力信号及び前記反転出力信号の論理
レベルが反転する。そのため、各Ｄ−ＦＦの各出力信号
の第１及び第２の論理レベルの状態におけるＩｄｄｓの
測定が可能になる。
数のＤ−ＦＦを備えたＣＭＯＳＬＳＩにおいて、第１の
発明の切り替え信号入力回路と、第１の発明のクロック
供給回路と、前記試験モード切り替え信号が試験モード
ではない場合に入力信号を選択し、該試験モード切り替
え信号が試験モードの場合に前記Ｄ−ＦＦの反転出力信
号を選択するセレクタとを設けている。そして、前記各
Ｄ−ＦＦは、前記セレクタの出力信号を前記クロックに
同期して取り込んで正相出力信号及び前記反転出力信号
を出力する遅延型フリップフロップで構成している。こ
の第３の発明によれば、試験モード切り替え信号が試験
モードではない場合に入力信号がセレクタで選択され、
該試験モード切り替え信号が試験モードの場合にＤ−Ｆ
Ｆの反転出力信号が該セレクタで選択される。この試験
モード切り替え信号が試験モードの場合、各Ｄ−ＦＦ
は、前記セレクタの出力信号をクロックに同期して取り
込んで正相出力信号及び前記反転出力信号を出力する。
この時、前記正相出力信号及び前記反転出力信号の論理
レベルが反転する。そのため、各Ｄ−ＦＦの各出力信号
の第１及び第２の論理レベルの状態におけるＩｄｄｓの
測定が可能になる。
【０００９】第４の発明では、ＣＭＯＳで構成された複
数のＤ−ＦＦを備えたＣＭＯＳＬＳＩにおいて、外部か
ら入力データを入力するデータ入力回路と、第１の発明
の切り替え信号入力回路と、第１の発明のクロック供給
回路とを設けている。そして、前記各Ｄ−ＦＦは、前記
試験モード切り替え信号が試験モードではない場合に入
力信号をデータ入力端子から前記クロックに同期して取
り込み、前記試験モード切り替え信号が試験モードの場
合、スキャンデータ入力端子から前記入力データを前記
クロックに同期して取り込んで第１の論理レベルを出力
し、更に該スキャンデータ入力端子から該入力データの
反転信号を該クロックに同期して取り込んで第２の論理
レベルを出力するスキャン機能付き遅延型フリップフロ
ップで構成している。この第４の発明によれば、試験モ
ード切り替え信号が試験モードではない場合、入力信号
は各Ｄ−ＦＦのデータ入力端子からクロックに同期して
取り込まれる。前記試験モード切り替え信号が試験モー
ドの場合、入力データは前記各Ｄ−ＦＦのスキャンデー
タ入力端子からクロックに同期して取り込まれ、該各Ｄ
−ＦＦの出力信号が第１の論理レベルになる。更に前記
スキャンデータ入力端子から前記入力データの反転信号
がクロックに同期して取り込まれ、前記各Ｄ−ＦＦの出
力信号が第２の論理レベルになる。そのため、各Ｄ−Ｆ
Ｆの各出力信号の第１及び第２の論理レベルの状態にお
けるＩｄｄｓの測定が可能になる。従って、前記課題を
解決できるのである。
数のＤ−ＦＦを備えたＣＭＯＳＬＳＩにおいて、外部か
ら入力データを入力するデータ入力回路と、第１の発明
の切り替え信号入力回路と、第１の発明のクロック供給
回路とを設けている。そして、前記各Ｄ−ＦＦは、前記
試験モード切り替え信号が試験モードではない場合に入
力信号をデータ入力端子から前記クロックに同期して取
り込み、前記試験モード切り替え信号が試験モードの場
合、スキャンデータ入力端子から前記入力データを前記
クロックに同期して取り込んで第１の論理レベルを出力
し、更に該スキャンデータ入力端子から該入力データの
反転信号を該クロックに同期して取り込んで第２の論理
レベルを出力するスキャン機能付き遅延型フリップフロ
ップで構成している。この第４の発明によれば、試験モ
ード切り替え信号が試験モードではない場合、入力信号
は各Ｄ−ＦＦのデータ入力端子からクロックに同期して
取り込まれる。前記試験モード切り替え信号が試験モー
ドの場合、入力データは前記各Ｄ−ＦＦのスキャンデー
タ入力端子からクロックに同期して取り込まれ、該各Ｄ
−ＦＦの出力信号が第１の論理レベルになる。更に前記
スキャンデータ入力端子から前記入力データの反転信号
がクロックに同期して取り込まれ、前記各Ｄ−ＦＦの出
力信号が第２の論理レベルになる。そのため、各Ｄ−Ｆ
Ｆの各出力信号の第１及び第２の論理レベルの状態にお
けるＩｄｄｓの測定が可能になる。従って、前記課題を
解決できるのである。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＣＭＯＳＬＳＩ
の回路図である。このＣＭＯＳＬＳＩ１０は、Ｉｄｄｓ
試験モード切り替え信号（以下、切り替え信号という）
ＭＳの入力端子１１を有している。入力端子１１は、フ
リップフロップ部（以下、ＦＦ部という）１２1 ，１２
2 ，１２3 ，・・・，１２n の切り替え信号ＭＳの各入
力端子ＩＤＤＳに共通に接続されている。そして、入力
端子１１及び該入力端子１１と各入力端子ＩＤＤＳとを
接続するパターンで切り替え信号入力回路が構成されて
いる。又、このＣＭＯＳＬＳＩ１０は、リセット信号Ｒ
ＳＴの入力端子１３を有している。入力端子１３は、Ｆ
Ｆ部１２1 ，１２2 ，・・・，１２n の各リセット端子
ＲＮに共通に接続されている。そして、入力端子１３及
び該入力端子１３と各入力端子ＲＮとを接続するパター
ンでリセット信号供給回路が構成されている。更に、こ
のＣＭＯＳＬＳＩ１０は、クロックＣＫを入力する入力
端子１４を有している。入力端子１４は、ＦＦ部１
２1 ，１２2 ，・・・，１２n の各クロック入力端子ｃ
ｋに共通に接続されている。そして、入力端子１４及び
該入力端子１４と各入力端子ｃｋとを接続するパターン
でクロック供給回路が構成されている。又、ＦＦ部１２
1 ，１２2 ，・・・，１２n の各データ入力端子Ｄ及び
出力端子Ｑは、図示しない内部回路に接続されている。
の回路図である。このＣＭＯＳＬＳＩ１０は、Ｉｄｄｓ
試験モード切り替え信号（以下、切り替え信号という）
ＭＳの入力端子１１を有している。入力端子１１は、フ
リップフロップ部（以下、ＦＦ部という）１２1 ，１２
2 ，１２3 ，・・・，１２n の切り替え信号ＭＳの各入
力端子ＩＤＤＳに共通に接続されている。そして、入力
端子１１及び該入力端子１１と各入力端子ＩＤＤＳとを
接続するパターンで切り替え信号入力回路が構成されて
いる。又、このＣＭＯＳＬＳＩ１０は、リセット信号Ｒ
ＳＴの入力端子１３を有している。入力端子１３は、Ｆ
Ｆ部１２1 ，１２2 ，・・・，１２n の各リセット端子
ＲＮに共通に接続されている。そして、入力端子１３及
び該入力端子１３と各入力端子ＲＮとを接続するパター
ンでリセット信号供給回路が構成されている。更に、こ
のＣＭＯＳＬＳＩ１０は、クロックＣＫを入力する入力
端子１４を有している。入力端子１４は、ＦＦ部１
２1 ，１２2 ，・・・，１２n の各クロック入力端子ｃ
ｋに共通に接続されている。そして、入力端子１４及び
該入力端子１４と各入力端子ｃｋとを接続するパターン
でクロック供給回路が構成されている。又、ＦＦ部１２
1 ，１２2 ，・・・，１２n の各データ入力端子Ｄ及び
出力端子Ｑは、図示しない内部回路に接続されている。
【００１１】図５は、図１中のＦＦ部１２1 の回路図で
ある。このＦＦ部１２1 では、入力端子Ｄは２入力ＮＯ
Ｒ回路１２ａの第１の入力端子に接続され、入力端子Ｉ
ＤＤＳが該ＮＯＲ回路１２ａの第２の入力端子に接続さ
れている。ＮＯＲ回路１２ａの出力端子は、遅延フリッ
プフロップ（以下、Ｄ−ＦＦという）１２ｂのデータ入
力端子ｄに接続されている。クロック入力端子ｃｋは、
Ｄ−ＦＦ１２ｂのクロック入力端子ｃｌｋに接続されて
いる。リセット端子ＲＮは、Ｄ−ＦＦ１２ｂのセット入
力端子ｓｎに接続されている。Ｄ−ＦＦ１２ｂの正相出
力端子ｑは出力端子ＱＮに接続され、逆相出力端子ｑｎ
が出力端子Ｑに接続されている。つまり、このＦＦで
は、出力端子ｑからの出力信号Ｓ１２ｂ及び出力端子ｑ
ｎからの出力信号Ｓ１２ｂＢを反転して出力するように
なっている。これは、Ｉｄｄｓ試験モードを制御する素
子にＮＯＲ回路１２ａを使用したためである。ＮＯＲ回
路１２ａを使用する理由は、ＮＯＲ素子は、ＡＮＤ素子
やＯＲ素子に比べてゲート規模が小さいため、ゲートの
増過分を押さえられるからである。尚、ＦＦ部１２2 ，
・・・，１２n も、ＦＦ部１２1 と同様の構成である。
ある。このＦＦ部１２1 では、入力端子Ｄは２入力ＮＯ
Ｒ回路１２ａの第１の入力端子に接続され、入力端子Ｉ
ＤＤＳが該ＮＯＲ回路１２ａの第２の入力端子に接続さ
れている。ＮＯＲ回路１２ａの出力端子は、遅延フリッ
プフロップ（以下、Ｄ−ＦＦという）１２ｂのデータ入
力端子ｄに接続されている。クロック入力端子ｃｋは、
Ｄ−ＦＦ１２ｂのクロック入力端子ｃｌｋに接続されて
いる。リセット端子ＲＮは、Ｄ−ＦＦ１２ｂのセット入
力端子ｓｎに接続されている。Ｄ−ＦＦ１２ｂの正相出
力端子ｑは出力端子ＱＮに接続され、逆相出力端子ｑｎ
が出力端子Ｑに接続されている。つまり、このＦＦで
は、出力端子ｑからの出力信号Ｓ１２ｂ及び出力端子ｑ
ｎからの出力信号Ｓ１２ｂＢを反転して出力するように
なっている。これは、Ｉｄｄｓ試験モードを制御する素
子にＮＯＲ回路１２ａを使用したためである。ＮＯＲ回
路１２ａを使用する理由は、ＮＯＲ素子は、ＡＮＤ素子
やＯＲ素子に比べてゲート規模が小さいため、ゲートの
増過分を押さえられるからである。尚、ＦＦ部１２2 ，
・・・，１２n も、ＦＦ部１２1 と同様の構成である。
【００１２】次に、図１の動作を説明する。図１におい
て、回路の状態にかかわらず“Ｈ”のリセット信号ＲＳ
Ｔを入力すると、内部のＦＦ部１２1 ，１２2 ，・・
・，１２n の各出力信号Ｓ１２1 ，Ｓ１２2 ，・・・，
Ｓ１２n が全て“Ｌ”の状態になる。この場合、切り替
え信号ＭＳは、ノーマルのモードである“Ｌ”にしてお
く。この状態でＩｄｄｓの測定を行う。この測定は、こ
のＣＭＯＳＬＳＩ中のＦＦ部１２1 ，１２2 ，・・・，
１２n の電源電流を一括して測定する。次に、リセット
信号ＲＳＴを“Ｌ”にすることによってリセットを解除
し、かつ切り替え信号ＭＳを試験モードである“Ｈ”に
切り替え、クロックＣＫを１サイクル入力する。する
と、各出力信号Ｓ１２1 ，Ｓ１２2 ，・・・，Ｓ１２n
は、全て“Ｈ”に遷移する。この状態でＩｄｄｓを測定
する。以上の方法により、各出力信号Ｓ１２1 ，Ｓ１２
2 ，・・・，Ｓ１２n の“Ｌ”状態及び“Ｈ”状態にお
けるＩｄｄｓの測定が可能になる。
て、回路の状態にかかわらず“Ｈ”のリセット信号ＲＳ
Ｔを入力すると、内部のＦＦ部１２1 ，１２2 ，・・
・，１２n の各出力信号Ｓ１２1 ，Ｓ１２2 ，・・・，
Ｓ１２n が全て“Ｌ”の状態になる。この場合、切り替
え信号ＭＳは、ノーマルのモードである“Ｌ”にしてお
く。この状態でＩｄｄｓの測定を行う。この測定は、こ
のＣＭＯＳＬＳＩ中のＦＦ部１２1 ，１２2 ，・・・，
１２n の電源電流を一括して測定する。次に、リセット
信号ＲＳＴを“Ｌ”にすることによってリセットを解除
し、かつ切り替え信号ＭＳを試験モードである“Ｈ”に
切り替え、クロックＣＫを１サイクル入力する。する
と、各出力信号Ｓ１２1 ，Ｓ１２2 ，・・・，Ｓ１２n
は、全て“Ｈ”に遷移する。この状態でＩｄｄｓを測定
する。以上の方法により、各出力信号Ｓ１２1 ，Ｓ１２
2 ，・・・，Ｓ１２n の“Ｌ”状態及び“Ｈ”状態にお
けるＩｄｄｓの測定が可能になる。
【００１３】図６は、本発明の第１の実施形態を示すＣ
ＭＯＳＬＳＩの他の回路図である。この図では、図１中
のＦＦ部１２1 ，１２2 の各出力端子Ｑに２入力ＡＮＤ
回路１３及び２入力ＯＲ回路１４を接続した例が示され
ている。このＣＭＯＳＬＳＩでは、各ＦＦ部の出力状態
を制御するのみでなく、各ＦＦ部の出力同志の論理和及
び論理積をとる組み合わせ回路の出力状態も変化させる
ことができる。例えば、ＡＮＤ回路１３では、各ＦＦ部
の出力信号が一律に“Ｌ”から“Ｈ”へ変化したとき、
出力信号Ｓ１３が“Ｌ”から“Ｈ”へ変化する。又、Ｏ
Ｒ回路１４では、各ＦＦ部の出力信号が一律に“Ｌ”か
ら“Ｈ”へ変化したとき、出力信号Ｓ１４が“Ｌ”から
“Ｈ”へ変化する。以上のように、この第１の実施形態
では、つぎのような利点がある。
ＭＯＳＬＳＩの他の回路図である。この図では、図１中
のＦＦ部１２1 ，１２2 の各出力端子Ｑに２入力ＡＮＤ
回路１３及び２入力ＯＲ回路１４を接続した例が示され
ている。このＣＭＯＳＬＳＩでは、各ＦＦ部の出力状態
を制御するのみでなく、各ＦＦ部の出力同志の論理和及
び論理積をとる組み合わせ回路の出力状態も変化させる
ことができる。例えば、ＡＮＤ回路１３では、各ＦＦ部
の出力信号が一律に“Ｌ”から“Ｈ”へ変化したとき、
出力信号Ｓ１３が“Ｌ”から“Ｈ”へ変化する。又、Ｏ
Ｒ回路１４では、各ＦＦ部の出力信号が一律に“Ｌ”か
ら“Ｈ”へ変化したとき、出力信号Ｓ１４が“Ｌ”から
“Ｈ”へ変化する。以上のように、この第１の実施形態
では、つぎのような利点がある。
【００１４】（１） 各ＦＦ部の２つの状態（即ち、各
出力信号Ｓ１２1 ，Ｓ１２2 ，・・・，Ｓ１２n の
“Ｌ”状態及び“Ｈ”状態）を２サイクルで設定できる
ので、Ｉｄｄｓ測定試験用のテストパターンを容易に作
成でき、試験時間も短縮できる。 （２） 通常のセット端子付きのＦＦ１２ｂにＮＯＲゲ
ート１２ａの１ゲート分のみのゲート増加であり、セッ
ト／リセット端子付きのＦＦを使用するよりもゲート規
模の増加分を抑えることができる。 （３） 各ＦＦ部の出力状態を制御するのみでなく、図
６に示すように、各ＦＦ部の出力同志の論理和及び論理
積をとる組み合わせ回路の出力状態も変化させることが
できる。
出力信号Ｓ１２1 ，Ｓ１２2 ，・・・，Ｓ１２n の
“Ｌ”状態及び“Ｈ”状態）を２サイクルで設定できる
ので、Ｉｄｄｓ測定試験用のテストパターンを容易に作
成でき、試験時間も短縮できる。 （２） 通常のセット端子付きのＦＦ１２ｂにＮＯＲゲ
ート１２ａの１ゲート分のみのゲート増加であり、セッ
ト／リセット端子付きのＦＦを使用するよりもゲート規
模の増加分を抑えることができる。 （３） 各ＦＦ部の出力状態を制御するのみでなく、図
６に示すように、各ＦＦ部の出力同志の論理和及び論理
積をとる組み合わせ回路の出力状態も変化させることが
できる。
【００１５】第２の実施形態 図７は、本発明の第２の実施形態を示すＣＭＯＳＬＳＩ
の回路図である。このＣＭＯＳＬＳＩ２０は、切り替え
信号ＭＳの入力端子２１を有している。入力端子２１
は、ＦＦ部２２1 ，２２2 ，・・・，２２n の各切り替
え信号ＭＳの入力端子ＩＤＤＳに共通に接続されてい
る。そして、入力端子２１及び該入力端子２１と各入力
端子ＩＤＤＳとを接続するパターンで切り替え信号入力
回路が構成されている。又、このＣＭＯＳＬＳＩ２０
は、セット信号ＳＴの入力端子２３を有している。入力
端子２３は、ＦＦ部２２1 ，２２2 ，・・・，２２n の
各セット端子ＳＮに共通に接続されている。そして、入
力端子２３及び該入力端子２３と各入力端子ＳＮとを接
続するパターンでリセット信号供給回路が構成されてい
る。更に、このＣＭＯＳＬＳＩ２０は、クロックＣＫを
入力する入力端子２４を有している。入力端子２４は、
ＦＦ部２２1 ，２２2 ，・・・，２２n の各クロック入
力端子ｃｋに共通に接続されている。そして、入力端子
２４及び該入力端子２４と各入力端子ｃｋとを接続する
パターンでクロック供給回路が構成されている。又、Ｆ
Ｆ部２２1 ，２２2 ，・・・，２２n の各データ入力端
子Ｄ及び出力端子Ｑは、図示しない内部回路に接続され
ている。
の回路図である。このＣＭＯＳＬＳＩ２０は、切り替え
信号ＭＳの入力端子２１を有している。入力端子２１
は、ＦＦ部２２1 ，２２2 ，・・・，２２n の各切り替
え信号ＭＳの入力端子ＩＤＤＳに共通に接続されてい
る。そして、入力端子２１及び該入力端子２１と各入力
端子ＩＤＤＳとを接続するパターンで切り替え信号入力
回路が構成されている。又、このＣＭＯＳＬＳＩ２０
は、セット信号ＳＴの入力端子２３を有している。入力
端子２３は、ＦＦ部２２1 ，２２2 ，・・・，２２n の
各セット端子ＳＮに共通に接続されている。そして、入
力端子２３及び該入力端子２３と各入力端子ＳＮとを接
続するパターンでリセット信号供給回路が構成されてい
る。更に、このＣＭＯＳＬＳＩ２０は、クロックＣＫを
入力する入力端子２４を有している。入力端子２４は、
ＦＦ部２２1 ，２２2 ，・・・，２２n の各クロック入
力端子ｃｋに共通に接続されている。そして、入力端子
２４及び該入力端子２４と各入力端子ｃｋとを接続する
パターンでクロック供給回路が構成されている。又、Ｆ
Ｆ部２２1 ，２２2 ，・・・，２２n の各データ入力端
子Ｄ及び出力端子Ｑは、図示しない内部回路に接続され
ている。
【００１６】図８は、図７中のＦＦ部２２1 の回路図で
ある。このＦＦ２２部1 では、入力端子Ｄは２入力ＮＡ
ＮＤ回路２２ａの第１の入力端子に接続され、入力端子
ＩＤＤＳが該ＮＡＮＤ回路２２ａの第２の入力端子に接
続されている。ＮＡＮＤ回路２２ａの出力端子は、Ｄ−
ＦＦ２２ｂのデータ入力端子ｄに接続されている。クロ
ック入力端子ｃｋは、Ｄ−ＦＦ２２ｂのクロック入力端
子ｃｌｋに接続されている。セット端子ＳＮは、Ｄ−Ｆ
Ｆ２２ｂのリセット入力端子ｒｎに接続されている。Ｄ
−ＦＦ２２ｂの正相出力端子ｑは出力端子ＱＮに接続さ
れ、逆相出力端子ｑｎが出力端子Ｑに接続されている。
つまり、このＦＦでは、出力端子ｑからの出力信号Ｓ２
２ｂ及び出力端子ｑｎからの出力信号Ｓ２２ｂＢを反転
して出力するようになっている。これは、Ｉｄｄｓ試験
モードを制御する素子にＮＡＮＤ回路２２ａを使用した
ためである。ＮＡＮＤ回路２２ａを使用する理由は、Ｎ
ＡＮＤ素子は、ＡＮＤ素子やＯＲ素子に比べてゲート規
模が小さいため、ゲートの増過分を押さえられるからで
ある。尚、ＦＦ部２２2 ，・・・，２２n も、ＦＦ部２
２1 と同様の構成である。
ある。このＦＦ２２部1 では、入力端子Ｄは２入力ＮＡ
ＮＤ回路２２ａの第１の入力端子に接続され、入力端子
ＩＤＤＳが該ＮＡＮＤ回路２２ａの第２の入力端子に接
続されている。ＮＡＮＤ回路２２ａの出力端子は、Ｄ−
ＦＦ２２ｂのデータ入力端子ｄに接続されている。クロ
ック入力端子ｃｋは、Ｄ−ＦＦ２２ｂのクロック入力端
子ｃｌｋに接続されている。セット端子ＳＮは、Ｄ−Ｆ
Ｆ２２ｂのリセット入力端子ｒｎに接続されている。Ｄ
−ＦＦ２２ｂの正相出力端子ｑは出力端子ＱＮに接続さ
れ、逆相出力端子ｑｎが出力端子Ｑに接続されている。
つまり、このＦＦでは、出力端子ｑからの出力信号Ｓ２
２ｂ及び出力端子ｑｎからの出力信号Ｓ２２ｂＢを反転
して出力するようになっている。これは、Ｉｄｄｓ試験
モードを制御する素子にＮＡＮＤ回路２２ａを使用した
ためである。ＮＡＮＤ回路２２ａを使用する理由は、Ｎ
ＡＮＤ素子は、ＡＮＤ素子やＯＲ素子に比べてゲート規
模が小さいため、ゲートの増過分を押さえられるからで
ある。尚、ＦＦ部２２2 ，・・・，２２n も、ＦＦ部２
２1 と同様の構成である。
【００１７】次に、図７の動作を説明する。図７におい
て、回路の状態にかかわらず“Ｈ”のセット信号ＳＴを
入力することにより、回路内部のＦＦ部２２1 ，２
２2 ，・・・，２２n の各出力信号Ｓ２２1 ，Ｓ２
２2 ，・・・，Ｓ２２n が全て“Ｈ”の状態になる。こ
の場合、切り替え信号ＭＳは、ノーマルのモードである
“Ｈ”にしておく。この状態で第１の実施形態と同様に
Ｉｄｄｓを測定する。次に、セット信号ＳＴを“Ｌ”に
することによってセットを解除し、かつ切り替え信号Ｍ
Ｓを試験モードである“Ｌ”に切り替え、クロックＣＫ
を１サイクル入力する。すると、各出力信号Ｓ２２1 ，
Ｓ２２2 ，・・・，Ｓ２２n は、全て“Ｌ”に遷移す
る。この状態でＩｄｄｓを測定する。以上の方法によ
り、各出力信号Ｓ２２1 ，Ｓ２２2 ，・・・，Ｓ２２n
の“Ｌ”状態及び“Ｈ”状態におけるＩｄｄｓの測定が
可能になる。以上のように、この第２の実施形態では、
第１の実施形態と同様の利点があるが、回路の機能を実
現するために、リセット端子付きのＦＦではなく、セッ
ト端子付きのＦＦを使用したい場合にもＩｄｄｓの測定
の容易化を図ることができる。
て、回路の状態にかかわらず“Ｈ”のセット信号ＳＴを
入力することにより、回路内部のＦＦ部２２1 ，２
２2 ，・・・，２２n の各出力信号Ｓ２２1 ，Ｓ２
２2 ，・・・，Ｓ２２n が全て“Ｈ”の状態になる。こ
の場合、切り替え信号ＭＳは、ノーマルのモードである
“Ｈ”にしておく。この状態で第１の実施形態と同様に
Ｉｄｄｓを測定する。次に、セット信号ＳＴを“Ｌ”に
することによってセットを解除し、かつ切り替え信号Ｍ
Ｓを試験モードである“Ｌ”に切り替え、クロックＣＫ
を１サイクル入力する。すると、各出力信号Ｓ２２1 ，
Ｓ２２2 ，・・・，Ｓ２２n は、全て“Ｌ”に遷移す
る。この状態でＩｄｄｓを測定する。以上の方法によ
り、各出力信号Ｓ２２1 ，Ｓ２２2 ，・・・，Ｓ２２n
の“Ｌ”状態及び“Ｈ”状態におけるＩｄｄｓの測定が
可能になる。以上のように、この第２の実施形態では、
第１の実施形態と同様の利点があるが、回路の機能を実
現するために、リセット端子付きのＦＦではなく、セッ
ト端子付きのＦＦを使用したい場合にもＩｄｄｓの測定
の容易化を図ることができる。
【００１８】第３の実施形態 図９は、本発明の第３の実施形態を示すＣＭＯＳＬＳＩ
の回路図である。このＣＭＯＳＬＳＩ３０は、切り替え
信号ＭＳの入力端子３１を有している。入力端子３１
は、ＦＦ部３２1 ，３２2 ，・・・，３２n の各切り替
え信号ＭＳの入力端子ＩＤＤＳに共通に接続されてい
る。そして、入力端子３１及び該入力端子３１と各入力
端子ＩＤＤＳとを接続するパターンで切り替え信号入力
回路が構成されている。更に、このＣＭＯＳＬＳＩ３０
は、クロックＣＫを入力する入力端子３４を有してい
る。入力端子３４は、ＦＦ部３２1 ，３２2 ，・・・，
３２n の各クロック入力端子ｃｋに共通に接続されてい
る。そして、入力端子３４及び該入力端子３４と各入力
端子ｃｋとを接続するパターンでクロック供給回路が構
成されている。又、ＦＦ部３２1 ，３２2 ，・・・，３
２n の各データ入力端子Ｄ及び出力端子Ｑは、図示しな
い内部回路に接続されている。つまり、このＦＦ部３２
1 ，３２2 ，・・・，３２n には、第１及び第２の実施
形態にあったセット端子ＳＮ及びリセット端子ＲＮはな
い。
の回路図である。このＣＭＯＳＬＳＩ３０は、切り替え
信号ＭＳの入力端子３１を有している。入力端子３１
は、ＦＦ部３２1 ，３２2 ，・・・，３２n の各切り替
え信号ＭＳの入力端子ＩＤＤＳに共通に接続されてい
る。そして、入力端子３１及び該入力端子３１と各入力
端子ＩＤＤＳとを接続するパターンで切り替え信号入力
回路が構成されている。更に、このＣＭＯＳＬＳＩ３０
は、クロックＣＫを入力する入力端子３４を有してい
る。入力端子３４は、ＦＦ部３２1 ，３２2 ，・・・，
３２n の各クロック入力端子ｃｋに共通に接続されてい
る。そして、入力端子３４及び該入力端子３４と各入力
端子ｃｋとを接続するパターンでクロック供給回路が構
成されている。又、ＦＦ部３２1 ，３２2 ，・・・，３
２n の各データ入力端子Ｄ及び出力端子Ｑは、図示しな
い内部回路に接続されている。つまり、このＦＦ部３２
1 ，３２2 ，・・・，３２n には、第１及び第２の実施
形態にあったセット端子ＳＮ及びリセット端子ＲＮはな
い。
【００１９】図１０は、図９中のＦＦ部３２1 の回路図
である。このＦＦ部３２1 では、入力端子Ｄは２入力１
出力のセレクタ３２ａの第１の入力端子に接続され、入
力端子ＩＤＤＳが該セレクタ３２ａの制御端子に接続さ
れている。セレクタ３２ａの出力端子は、Ｄ−ＦＦ３２
ｂのデータ入力端子ｄに接続されている。クロック入力
端子ｃｋは、Ｄ−ＦＦ３２ｂのクロック入力端子ｃｌｋ
に接続されている。Ｄ−ＦＦ３２ｂの正相出力端子ｑは
出力端子Ｑに接続され、逆相出力端子ｑｎが出力端子Ｑ
Ｎに接続されると共に、セレクタ３２ａの第２の入力端
子に接続されている。尚、ＦＦ部３２2 ，・・・，３２
n も、ＦＦ３２1 と同様の構成である。本実施形態と第
１及び第２の実施形態と異なる点は、Ｄ−ＦＦにセット
端子及びリセット端子のないものを使用し、セレクタに
よって外部信号の入力モードと、Ｄ−ＦＦの反転出力信
号を入力するモードに切り替える点である。
である。このＦＦ部３２1 では、入力端子Ｄは２入力１
出力のセレクタ３２ａの第１の入力端子に接続され、入
力端子ＩＤＤＳが該セレクタ３２ａの制御端子に接続さ
れている。セレクタ３２ａの出力端子は、Ｄ−ＦＦ３２
ｂのデータ入力端子ｄに接続されている。クロック入力
端子ｃｋは、Ｄ−ＦＦ３２ｂのクロック入力端子ｃｌｋ
に接続されている。Ｄ−ＦＦ３２ｂの正相出力端子ｑは
出力端子Ｑに接続され、逆相出力端子ｑｎが出力端子Ｑ
Ｎに接続されると共に、セレクタ３２ａの第２の入力端
子に接続されている。尚、ＦＦ部３２2 ，・・・，３２
n も、ＦＦ３２1 と同様の構成である。本実施形態と第
１及び第２の実施形態と異なる点は、Ｄ−ＦＦにセット
端子及びリセット端子のないものを使用し、セレクタに
よって外部信号の入力モードと、Ｄ−ＦＦの反転出力信
号を入力するモードに切り替える点である。
【００２０】次に、図９の動作を説明する。先ず、切り
替え信号ＭＳは、ノーマルのモードである“Ｌ”に固定
する。このモードでは、回路は通常動作をしている。つ
まり、図１０中のセレクタ３２ａにおいて、入力端子Ｄ
からの入力信号が選択されている。このノーマル状態
で、任意のタイミングでクロックＣＫを停止してＩｄｄ
ｓを測定する。この時、ＦＦ３２1 ，３２2 ，・・・，
３２n の各出力信号Ｓ３２1 ，Ｓ３２2 ，・・・，Ｓ３
２n が“Ｌ”又は“Ｈ”のいずれの論理レベルを出力し
ていてもかわまない。次に、切り替え信号ＭＳを“Ｈ”
に切り替え、かつクロックＣＫを１サイクル入力する。
すると、図１０のセレクタ３２ａが切り替わるので、各
出力信号Ｓ３２1 ，Ｓ３２2 ，・・・，Ｓ３２n の論理
レベルが反転する。この状態で再びＩｄｄｓを測定す
る。
替え信号ＭＳは、ノーマルのモードである“Ｌ”に固定
する。このモードでは、回路は通常動作をしている。つ
まり、図１０中のセレクタ３２ａにおいて、入力端子Ｄ
からの入力信号が選択されている。このノーマル状態
で、任意のタイミングでクロックＣＫを停止してＩｄｄ
ｓを測定する。この時、ＦＦ３２1 ，３２2 ，・・・，
３２n の各出力信号Ｓ３２1 ，Ｓ３２2 ，・・・，Ｓ３
２n が“Ｌ”又は“Ｈ”のいずれの論理レベルを出力し
ていてもかわまない。次に、切り替え信号ＭＳを“Ｈ”
に切り替え、かつクロックＣＫを１サイクル入力する。
すると、図１０のセレクタ３２ａが切り替わるので、各
出力信号Ｓ３２1 ，Ｓ３２2 ，・・・，Ｓ３２n の論理
レベルが反転する。この状態で再びＩｄｄｓを測定す
る。
【００２１】以上の方法により、各出力信号Ｓ３２1 ，
Ｓ３２2 ，・・・，Ｓ３２n の“Ｌ”状態及び“Ｈ”状
態におけるＩｄｄｓの測定が可能になる。以上のよう
に、この第３の実施形態では、つぎのような利点があ
る。即ち、第１及び第２の実施形態では、各ＦＦ部の状
態を設定するのに２サイクルを要したのに対し、本実施
形態では、各ＦＦ部の出力状態にかかわらず１サイクル
で出力信号の論理レベルを反転できるので、更にテスト
パターン長の短縮と試験期間の短縮が図ることができ
る。その上、セット端子及びリセット端子を必要としな
いＦＦに対してもＩｄｄｓの測定の容易化が図れ、ピン
数の削減も図ることができる。
Ｓ３２2 ，・・・，Ｓ３２n の“Ｌ”状態及び“Ｈ”状
態におけるＩｄｄｓの測定が可能になる。以上のよう
に、この第３の実施形態では、つぎのような利点があ
る。即ち、第１及び第２の実施形態では、各ＦＦ部の状
態を設定するのに２サイクルを要したのに対し、本実施
形態では、各ＦＦ部の出力状態にかかわらず１サイクル
で出力信号の論理レベルを反転できるので、更にテスト
パターン長の短縮と試験期間の短縮が図ることができ
る。その上、セット端子及びリセット端子を必要としな
いＦＦに対してもＩｄｄｓの測定の容易化が図れ、ピン
数の削減も図ることができる。
【００２２】第４の実施形態 図１１は、本発明の第４の実施形態を示すＣＭＯＳＬＳ
Ｉの回路図である。このＣＭＯＳＬＳＩ４０は、スキャ
ンデータｓｄの入力端子４１を有している。入力端子４
１は、ＦＦ４２1 ，４２2 ，・・・，４２n の各スキャ
ンデータ入力端子ＳＤに共通に接続されている。そし
て、入力端子４１及び該入力端子４１と各スキャンデー
タ入力端子ＳＤとを接続するパターンでデータ入力回路
が構成されている。又、このＣＭＯＳＬＳＩ４０は、ス
キャンイネーブル信号ｓｅの入力端子４３を有してい
る。入力端子４３は、ＦＦ４２1 ，４２2 ，・・・，４
２n の各スキャンイネーブル端子ＳＥに共通に接続され
ている。そして、入力端子４３及び該入力端子４３と各
入力端子ＳＥとを接続するパターンで切り替え信号入力
回路が構成されている。更に、このＣＭＯＳＬＳＩ４０
は、クロックＣＫを入力する入力端子４４を有してい
る。入力端子４４は、ＦＦ４２1 ，４２2 ，・・・，４
２n の各クロック入力端子ｃｋに共通に接続されてい
る。そして、入力端子４４及び該入力端子４４と各入力
端子ｃｋとを接続するパターンでクロック供給回路が構
成されている。
Ｉの回路図である。このＣＭＯＳＬＳＩ４０は、スキャ
ンデータｓｄの入力端子４１を有している。入力端子４
１は、ＦＦ４２1 ，４２2 ，・・・，４２n の各スキャ
ンデータ入力端子ＳＤに共通に接続されている。そし
て、入力端子４１及び該入力端子４１と各スキャンデー
タ入力端子ＳＤとを接続するパターンでデータ入力回路
が構成されている。又、このＣＭＯＳＬＳＩ４０は、ス
キャンイネーブル信号ｓｅの入力端子４３を有してい
る。入力端子４３は、ＦＦ４２1 ，４２2 ，・・・，４
２n の各スキャンイネーブル端子ＳＥに共通に接続され
ている。そして、入力端子４３及び該入力端子４３と各
入力端子ＳＥとを接続するパターンで切り替え信号入力
回路が構成されている。更に、このＣＭＯＳＬＳＩ４０
は、クロックＣＫを入力する入力端子４４を有してい
る。入力端子４４は、ＦＦ４２1 ，４２2 ，・・・，４
２n の各クロック入力端子ｃｋに共通に接続されてい
る。そして、入力端子４４及び該入力端子４４と各入力
端子ｃｋとを接続するパターンでクロック供給回路が構
成されている。
【００２３】又、ＦＦ４２1 ，４２2 ，・・・，４２n
の各データ入力端子Ｄ及び出力端子Ｑは、図示しない内
部回路に接続されている。これらのＦＦ４２1 ，４
２2 ，・・・，４２n は、スキャンイネーブル信号ｓｅ
が“Ｌ”の時、各データ入力端子ＤからクロックＣＫに
同期して入力データを入力し、該スキャンイネーブル信
号ｓｅが“Ｈ”の時、各スキャンデータ入力端子ＳＤか
らクロックＣＫに同期してスキャンデータｓｄを入力し
て保持する機能を有している。第１及び第２の実施形態
で使用するＦＦのセット端子又はリセット端子は、非同
期式及び同期式を問わないが、本実施形態では、同期式
のセット又はリセット機能を必要とする場合（即ち、Ｆ
Ｆの初期設定値を“Ｈ”又は“Ｌ”にしたい場合）にの
み有効である。
の各データ入力端子Ｄ及び出力端子Ｑは、図示しない内
部回路に接続されている。これらのＦＦ４２1 ，４
２2 ，・・・，４２n は、スキャンイネーブル信号ｓｅ
が“Ｌ”の時、各データ入力端子ＤからクロックＣＫに
同期して入力データを入力し、該スキャンイネーブル信
号ｓｅが“Ｈ”の時、各スキャンデータ入力端子ＳＤか
らクロックＣＫに同期してスキャンデータｓｄを入力し
て保持する機能を有している。第１及び第２の実施形態
で使用するＦＦのセット端子又はリセット端子は、非同
期式及び同期式を問わないが、本実施形態では、同期式
のセット又はリセット機能を必要とする場合（即ち、Ｆ
Ｆの初期設定値を“Ｈ”又は“Ｌ”にしたい場合）にの
み有効である。
【００２４】図１２は、図１１に示すＣＭＯＳＬＳＩの
基板上の接続方法の一例を説明する図である。この図で
は、ＣＭＯＳＬＳＩ４０が基板ＰＢ上に載置され、入力
端子４１がインバータ４５を介してＦＦ４２2 のスキャ
ンデータ入力端子ＳＤに接続されている。ＬＳＩテスタ
上でＣＭＯＳＬＳＩ４０のＩｄｄｓの測定試験を実施す
る場合は、入力端子４１と入力端子４３は、それぞれ別
々に信号を入力することが可能であるが、実使用状態で
は、入力端子４１と入力端子４３とは基板ＰＢ内部で接
続して同一の入力信号ｅを入力し、スキャンデータ入力
端子ＳＤとスキャンイネーブル端子ＳＥの両端子にてセ
ット又はリセット機能を実現させる。つまり、ＦＦ４２
1 はセット付きＦＦとして動作し、ＦＦ４２2 はリセッ
ト付きＦＦとして動作するようになっている。
基板上の接続方法の一例を説明する図である。この図で
は、ＣＭＯＳＬＳＩ４０が基板ＰＢ上に載置され、入力
端子４１がインバータ４５を介してＦＦ４２2 のスキャ
ンデータ入力端子ＳＤに接続されている。ＬＳＩテスタ
上でＣＭＯＳＬＳＩ４０のＩｄｄｓの測定試験を実施す
る場合は、入力端子４１と入力端子４３は、それぞれ別
々に信号を入力することが可能であるが、実使用状態で
は、入力端子４１と入力端子４３とは基板ＰＢ内部で接
続して同一の入力信号ｅを入力し、スキャンデータ入力
端子ＳＤとスキャンイネーブル端子ＳＥの両端子にてセ
ット又はリセット機能を実現させる。つまり、ＦＦ４２
1 はセット付きＦＦとして動作し、ＦＦ４２2 はリセッ
ト付きＦＦとして動作するようになっている。
【００２５】次に、図１１の動作を説明する。図１１に
て、ＦＦ４２1 ，４２2 ，・・・，４２n がいかなる状
態であっても入力端子４３にＩｄｄｓ試験モードである
“Ｈ”を入力し、かつ入力端子４１に“Ｌ”を入力した
状態で、クロックＣＫを１サイクル入力すると、ＦＦ４
２1 ，４２2 ，・・・，４２n の各出力信号Ｓ４２1 ，
Ｓ４２2 ，・・・，Ｓ４２n が“Ｌ”になる。ここで、
入力端子４１には“Ｌ”でなく“Ｈ”を入力し、各出力
信号Ｓ４２1 ，Ｓ４２2 ，・・・，Ｓ４２n が“Ｈ”に
なるようにしてもよい。いずれにしても、本状態でＩｄ
ｄｓを測定する。次に、入力端子４１にそれまで入力し
ていた論理レベルの反転信号を入力した状態で、クロッ
クＣＫを１サイクル入力し、各出力信号Ｓ４２1 ，Ｓ４
２2 ，・・・，Ｓ４２n の論理レベルを反転させて再び
Ｉｄｄｓを測定する。以上の方法により、各出力信号Ｓ
４２1 ，Ｓ４２2 ，・・・，Ｓ４２n ＦＦの“Ｌ”状態
及び“Ｈ”状態におけるＩｄｄｓの測定が可能になる。
て、ＦＦ４２1 ，４２2 ，・・・，４２n がいかなる状
態であっても入力端子４３にＩｄｄｓ試験モードである
“Ｈ”を入力し、かつ入力端子４１に“Ｌ”を入力した
状態で、クロックＣＫを１サイクル入力すると、ＦＦ４
２1 ，４２2 ，・・・，４２n の各出力信号Ｓ４２1 ，
Ｓ４２2 ，・・・，Ｓ４２n が“Ｌ”になる。ここで、
入力端子４１には“Ｌ”でなく“Ｈ”を入力し、各出力
信号Ｓ４２1 ，Ｓ４２2 ，・・・，Ｓ４２n が“Ｈ”に
なるようにしてもよい。いずれにしても、本状態でＩｄ
ｄｓを測定する。次に、入力端子４１にそれまで入力し
ていた論理レベルの反転信号を入力した状態で、クロッ
クＣＫを１サイクル入力し、各出力信号Ｓ４２1 ，Ｓ４
２2 ，・・・，Ｓ４２n の論理レベルを反転させて再び
Ｉｄｄｓを測定する。以上の方法により、各出力信号Ｓ
４２1 ，Ｓ４２2 ，・・・，Ｓ４２n ＦＦの“Ｌ”状態
及び“Ｈ”状態におけるＩｄｄｓの測定が可能になる。
【００２６】図１２の実使用状態では、“Ｈ”の入力信
号ｅが入力され、クロックＣＫが入力された状態がＦＦ
４２1 のセット及びＦＦ４２2 のリセット状態である。
以上のように、この第４の実施形態では、つぎのような
利点がある。即ち、第１及び第２の実施形態では、各Ｆ
Ｆ部の構成により、同期式及び非同期式のリセット又は
セットのどちらの機能も満足できるものであったが、同
期式のリセット又はセット機能を有するＦＦを使用する
場合は、このような特殊なＦＦ部を使用しなくても、本
実施形態のように単純なスキャン機能付きＦＦを用いて
Ｉｄｄｓの測定試験が容易になる。尚、本発明は上記実
施形態に限定されず、種々の変形が可能である。その変
形例としては、例えば次のようなものがある。図１３
は、図１１の変形例を示す図である。
号ｅが入力され、クロックＣＫが入力された状態がＦＦ
４２1 のセット及びＦＦ４２2 のリセット状態である。
以上のように、この第４の実施形態では、つぎのような
利点がある。即ち、第１及び第２の実施形態では、各Ｆ
Ｆ部の構成により、同期式及び非同期式のリセット又は
セットのどちらの機能も満足できるものであったが、同
期式のリセット又はセット機能を有するＦＦを使用する
場合は、このような特殊なＦＦ部を使用しなくても、本
実施形態のように単純なスキャン機能付きＦＦを用いて
Ｉｄｄｓの測定試験が容易になる。尚、本発明は上記実
施形態に限定されず、種々の変形が可能である。その変
形例としては、例えば次のようなものがある。図１３
は、図１１の変形例を示す図である。
【００２７】この図では、スキャンデータｓｄをスキャ
ンデータｓｄ１及びスキャンデータｓｄ２の２系統に分
け、入力端子４１と入力端子４６からそれぞれ入力する
ようになっている。更に、ＦＦ４２1 ，４２2 の各出力
端子Ｑは、イクスクルーシブオア回路（以下、ＥｘＯＲ
という）４７の各入力端子にそれぞれ接続されている。
図１１では、ＦＦ４２1 ，４２2 ，・・・，４２n の全
てのスキャンデータ入力端子ＳＤを入力端子４１にて一
律に制御したが、図１３に示すように、スキャンデータ
ｓｄ１及びスキャンデータｓｄ２を入力端子４１と入力
端子４６からそれぞれ入力することにより、ＥｘＯＲ４
７のように、２つ以上のＦＦが互いに異なる値を出力し
ている時に、出力信号Ｓ４７をアクティブにする組み合
わせ回路の出力信号も自由に制御できるようになる。
ンデータｓｄ１及びスキャンデータｓｄ２の２系統に分
け、入力端子４１と入力端子４６からそれぞれ入力する
ようになっている。更に、ＦＦ４２1 ，４２2 の各出力
端子Ｑは、イクスクルーシブオア回路（以下、ＥｘＯＲ
という）４７の各入力端子にそれぞれ接続されている。
図１１では、ＦＦ４２1 ，４２2 ，・・・，４２n の全
てのスキャンデータ入力端子ＳＤを入力端子４１にて一
律に制御したが、図１３に示すように、スキャンデータ
ｓｄ１及びスキャンデータｓｄ２を入力端子４１と入力
端子４６からそれぞれ入力することにより、ＥｘＯＲ４
７のように、２つ以上のＦＦが互いに異なる値を出力し
ている時に、出力信号Ｓ４７をアクティブにする組み合
わせ回路の出力信号も自由に制御できるようになる。
【００２８】例えば、図１３において、ＦＦ４２1 ，４
２2 をスキャンデータ入力端子を２系統に分けずに１系
統で制御する場合、Ｉｄｄｓ試験モードでＥｘＯＲ４７
に入力される出力信号Ｓ４２1 ，Ｓ４２2 は同一の論理
レベルであり、ＥｘＯＲ４７の出力信号Ｓ４７は“Ｌ”
のままである。しかし、スキャンデータ入力端子を２系
統に分け、入力端子４１と入力端子４６に異なる論理レ
ベルを入力することにより、出力信号Ｓ４７を“Ｈ”に
変化させることができる。つまり、ＦＦの出力信号をデ
コードする組み合わせ回路の種類により、ＦＦを２系統
にグループ化し、それぞれをスキャンデータｓｄ１及び
スキャンデータｓｄ２の２系統で制御することにより、
更にＩｄｄｓの測定試験の容易化（即ち、テストパター
ンの作成の容易化及びテストの時間短縮）を図ることが
できる。
２2 をスキャンデータ入力端子を２系統に分けずに１系
統で制御する場合、Ｉｄｄｓ試験モードでＥｘＯＲ４７
に入力される出力信号Ｓ４２1 ，Ｓ４２2 は同一の論理
レベルであり、ＥｘＯＲ４７の出力信号Ｓ４７は“Ｌ”
のままである。しかし、スキャンデータ入力端子を２系
統に分け、入力端子４１と入力端子４６に異なる論理レ
ベルを入力することにより、出力信号Ｓ４７を“Ｈ”に
変化させることができる。つまり、ＦＦの出力信号をデ
コードする組み合わせ回路の種類により、ＦＦを２系統
にグループ化し、それぞれをスキャンデータｓｄ１及び
スキャンデータｓｄ２の２系統で制御することにより、
更にＩｄｄｓの測定試験の容易化（即ち、テストパター
ンの作成の容易化及びテストの時間短縮）を図ることが
できる。
【００２９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、各Ｄ−ＦＦの出力信号の“Ｌ”状態及び
“Ｈ”状態を２サイクルで設定できるようにしたので、
Ｉｄｄｓ測定試験用のテストパターンを容易に作成で
き、試験時間も短縮できる。更に、通常のセット端子付
きのＤ−ＦＦにＮＯＲ回路のみの追加すればよく、セッ
ト／リセット端子付きのＤ−ＦＦを使用するよりもゲー
ト規模の増加を抑えることができる。その上、各Ｄ−Ｆ
Ｆの出力状態を制御するのみでなく、各Ｄ−ＦＦの出力
信号の論理和及び論理積をとる組み合わせ回路の出力状
態も変化させることができる。第２の発明によれば、第
１の発明と同様の効果があるが、回路の機能を実現する
ために、リセット端子付きのＤ−ＦＦではなく、セット
端子付きのＤ−ＦＦを使用したい場合にもＩｄｄｓの測
定の容易化を図ることができる。
によれば、各Ｄ−ＦＦの出力信号の“Ｌ”状態及び
“Ｈ”状態を２サイクルで設定できるようにしたので、
Ｉｄｄｓ測定試験用のテストパターンを容易に作成で
き、試験時間も短縮できる。更に、通常のセット端子付
きのＤ−ＦＦにＮＯＲ回路のみの追加すればよく、セッ
ト／リセット端子付きのＤ−ＦＦを使用するよりもゲー
ト規模の増加を抑えることができる。その上、各Ｄ−Ｆ
Ｆの出力状態を制御するのみでなく、各Ｄ−ＦＦの出力
信号の論理和及び論理積をとる組み合わせ回路の出力状
態も変化させることができる。第２の発明によれば、第
１の発明と同様の効果があるが、回路の機能を実現する
ために、リセット端子付きのＤ−ＦＦではなく、セット
端子付きのＤ−ＦＦを使用したい場合にもＩｄｄｓの測
定の容易化を図ることができる。
【００３０】第３の発明によれば、各Ｄ−ＦＦの出力状
態にかかわらず１サイクルで出力信号の論理レベルを反
転できるようにしたので、第１及び第２の発明よりも更
にテストパターン長の短縮と試験期間の短縮が図ること
ができる。その上、セット端子及びリセット端子を必要
としないＤ−ＦＦに対してもＩｄｄｓの測定の容易化が
図れ、端子数の削減も図ることができる。第４の発明に
よれば、同期式のリセット又はセット機能を有するＤ−
ＦＦを使用する場合にスキャン機能付きＤ−ＦＦを用い
たので、Ｉｄｄｓの測定試験を容易にできる。
態にかかわらず１サイクルで出力信号の論理レベルを反
転できるようにしたので、第１及び第２の発明よりも更
にテストパターン長の短縮と試験期間の短縮が図ること
ができる。その上、セット端子及びリセット端子を必要
としないＤ−ＦＦに対してもＩｄｄｓの測定の容易化が
図れ、端子数の削減も図ることができる。第４の発明に
よれば、同期式のリセット又はセット機能を有するＤ−
ＦＦを使用する場合にスキャン機能付きＤ−ＦＦを用い
たので、Ｉｄｄｓの測定試験を容易にできる。
【図１】本発明の第１の実施形態のＣＭＯＳＬＳＩの回
路図である。
路図である。
【図２】ＣＭＯＳの構成図である。
【図３】図２のＣＭＯＳの不良の例を示す図である。
【図４】図２のＣＭＯＳの他の不良の例を示す図であ
る。
る。
【図５】図１中のＦＦ部の回路図である。
【図６】本発明の第１の実施形態を示すＣＭＯＳＬＳＩ
の他の回路図である。
の他の回路図である。
【図７】本発明の第２の実施形態を示すＣＭＯＳＬＳＩ
の回路図である。
の回路図である。
【図８】図７中のＦＦ部の回路図である。
【図９】本発明の第３の実施形態を示すＣＭＯＳＬＳＩ
の回路図である。
の回路図である。
【図１０】図９中のＦＦ部の回路図である。
【図１１】本発明の第４の実施形態を示すＣＭＯＳＬＳ
Ｉの回路図である。
Ｉの回路図である。
【図１２】図１１に示すＣＭＯＳＬＳＩの基板上の接続
方法の一例を説明する図である。
方法の一例を説明する図である。
【図１３】図１１の変形例を示す図である。
１０，２０，３０，４０ ＣＭＯＳＬＳＩ １２ｂ Ｄ−ＦＦ（遅延フリッ
プフロップ） Ｉｄｄｓ 静止時電源電流 １１ 切り替え信号入力回路 １３ リセット信号供給回路 １４ クロック供給回路 １２ａ ＮＯＲ回路 ２３ セット信号供給回路 ２２ａ ＮＡＮＤ回路 ３２ａ セレクタ ４１ データ入力回路 ４２1 〜４２n スキャン機能付き遅延
型フリップフロップ
プフロップ） Ｉｄｄｓ 静止時電源電流 １１ 切り替え信号入力回路 １３ リセット信号供給回路 １４ クロック供給回路 １２ａ ＮＯＲ回路 ２３ セット信号供給回路 ２２ａ ＮＡＮＤ回路 ３２ａ セレクタ ４１ データ入力回路 ４２1 〜４２n スキャン機能付き遅延
型フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｌ Ｈ０３Ｋ 3/037 Ｈ０３Ｋ 19/094 Ｂ 19/00 19/0948
Claims (4)
- 【請求項１】 ＣＭＯＳで構成された複数の遅延フリッ
プフロップを備えたＣＭＯＳＬＳＩにおいて、 前記各遅延フリップフロップの静止時電源電流を測定す
るか否かを指定する試験モード切り替え信号を入力する
切り替え信号入力回路と、 前記各遅延フリップフロップに外部からのリセット信号
を供給するリセット信号供給回路と、 前記各遅延フリップフロップに外部からのクロックを供
給するクロック供給回路と、 入力信号と前記試験モード切り替え信号との論理和の反
転信号を生成して前記各遅延フリップフロップにそれぞ
れ送出する複数のＮＯＲ回路とを設け、 前記各遅延フリップフロップは、 前記リセット信号によってセットされて第１の論理レベ
ルを出力し、該セットが解除された後で前記入力信号が
第２の論理レベルでかつ前記試験モード切り替え信号が
第１の論理レベルの場合に前記ＮＯＲ回路の出力信号を
前記クロックに同期して取り込んで第２の論理レベルを
出力する遅延型フリップフロップで構成したことを特徴
とするＣＭＯＳＬＳＩ。 - 【請求項２】 ＣＭＯＳで構成された複数の遅延フリッ
プフロップを備えたＣＭＯＳＬＳＩにおいて、 請求項１記載の切り替え信号入力回路と、 前記各遅延フリップフロップに外部からのセット信号を
供給するセット信号供給回路と、 請求項１記載のクロック供給回路と、 入力信号と前記試験モード切り替え信号との論理積の反
転信号を生成するＮＡＮＤ回路とを設け、 前記各遅延フリップフロップは、 前記セット信号によってリセットされて第２の論理レベ
ルを出力し、該リセットが解除された後で前記入力信号
が第２の論理レベルでかつ前記試験モード切り替え信号
が第２の論理レベルの場合に前記ＮＡＮＤ回路の出力信
号を前記クロックに同期して取り込んで第１の論理レベ
ルを出力する遅延型フリップフロップで構成したことを
特徴とするＣＭＯＳＬＳＩ。 - 【請求項３】 ＣＭＯＳで構成された複数の遅延フリッ
プフロップを備えたＣＭＯＳＬＳＩにおいて、 請求項１記載の切り替え信号入力回路と、 請求項１記載のクロック供給回路と、 前記試験モード切り替え信号が試験モードではない場合
に入力信号を選択し、該試験モード切り替え信号が試験
モードの場合に前記遅延フリップフロップの反転出力信
号を選択するセレクタとを設け、 前記各遅延フリップフロップは、 前記セレクタの出力信号を前記クロックに同期して取り
込んで正相出力信号及び前記反転出力信号を出力する遅
延型フリップフロップで構成したことを特徴とするＣＭ
ＯＳＬＳＩ。 - 【請求項４】 ＣＭＯＳで構成された複数の遅延フリッ
プフロップを備えたＣＭＯＳＬＳＩにおいて、 外部から入力データを入力するデータ入力回路と、 請求項１記載の切り替え信号入力回路と、 請求項１記載のクロック供給回路とを設け、 前記各遅延フリップフロップは、 前記試験モード切り替え信号が試験モードではない場合
に入力信号をデータ入力端子から前記クロックに同期し
て取り込み、前記試験モード切り替え信号が試験モード
の場合、スキャンデータ入力端子から前記入力データを
前記クロックに同期して取り込んで第１の論理レベルを
出力し、更に該スキャンデータ入力端子から該入力デー
タの反転信号を該クロックに同期して取り込んで第２の
論理レベルを出力するスキャン機能付き遅延型フリップ
フロップで構成したことを特徴とするＣＭＯＳＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068288A JPH09257878A (ja) | 1996-03-25 | 1996-03-25 | Ｃｍｏｓｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8068288A JPH09257878A (ja) | 1996-03-25 | 1996-03-25 | Ｃｍｏｓｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09257878A true JPH09257878A (ja) | 1997-10-03 |
Family
ID=13369443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8068288A Withdrawn JPH09257878A (ja) | 1996-03-25 | 1996-03-25 | Ｃｍｏｓｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09257878A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6675330B1 (en) * | 2000-01-07 | 2004-01-06 | National Seminconductor Corporation | Testing the operation of integrated circuits by simulating a switching-mode of their power supply inputs |
-
1996
- 1996-03-25 JP JP8068288A patent/JPH09257878A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6675330B1 (en) * | 2000-01-07 | 2004-01-06 | National Seminconductor Corporation | Testing the operation of integrated circuits by simulating a switching-mode of their power supply inputs |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |