JP2002198430A - 駆動力可変ブロックおよびこれを用いたｌｓｉ設計方法 - Google Patents
駆動力可変ブロックおよびこれを用いたｌｓｉ設計方法Info
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- JP2002198430A JP2002198430A JP2000394799A JP2000394799A JP2002198430A JP 2002198430 A JP2002198430 A JP 2002198430A JP 2000394799 A JP2000394799 A JP 2000394799A JP 2000394799 A JP2000394799 A JP 2000394799A JP 2002198430 A JP2002198430 A JP 2002198430A
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Abstract
(57)【要約】
【課題】配線変更で駆動力の変更が可能な駆動力可変ブ
ロックとこれを使用した設計方法を提供する。 【解決手段】駆動力可変ブロックＶＯＲでは、第１のサ
ブブロックＳ１のインバータ回路の駆動力を基本とした
ときに、第２のサブブロックＳ２のインバータ回路の駆
動力は２倍に設定されており、第１の出力接続線Ｏ１上
に設けられた第１の出力端子から出力線を取り出すとき
には基本の駆動力であり、第２の出力接続線Ｏ２に設け
られた第２の出力端子から出力線を取り出すときには基
本駆動力の２倍の駆動力となり、第３の出力端子から出
力線を取り出すときは、第１の出力接続線Ｏ１と第２の
出力接続線Ｏ２の両方に接続されるので基本駆動力の３
倍の駆動力とすることができる。
ロックとこれを使用した設計方法を提供する。 【解決手段】駆動力可変ブロックＶＯＲでは、第１のサ
ブブロックＳ１のインバータ回路の駆動力を基本とした
ときに、第２のサブブロックＳ２のインバータ回路の駆
動力は２倍に設定されており、第１の出力接続線Ｏ１上
に設けられた第１の出力端子から出力線を取り出すとき
には基本の駆動力であり、第２の出力接続線Ｏ２に設け
られた第２の出力端子から出力線を取り出すときには基
本駆動力の２倍の駆動力となり、第３の出力端子から出
力線を取り出すときは、第１の出力接続線Ｏ１と第２の
出力接続線Ｏ２の両方に接続されるので基本駆動力の３
倍の駆動力とすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、駆動力可変ブロッ
クおよびこれを用いたＬＳＩ設計方法に関し、特に、配
線パタンの変更により駆動力を選択できる駆動力可変ブ
ロックおよびこれを用いて信号パスの伝達遅延時間を調
整できるＬＳＩ設計方法に関する。
クおよびこれを用いたＬＳＩ設計方法に関し、特に、配
線パタンの変更により駆動力を選択できる駆動力可変ブ
ロックおよびこれを用いて信号パスの伝達遅延時間を調
整できるＬＳＩ設計方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩの設計には、タイミング・
ドリブン・レイアウトが広範に使用されている。タイミ
ング・ドリブン・レイアウトでは、与えられた制約条件
（遅延、消費電力等）の下でＬＳＩのレジスタ・トラン
スファ・レベル等の高位の言語記述からＬＳＩの具体的
な論理回路を論理合成して回路データを生成し、これに
基づいてレイアウトを実行する。論理合成により生成さ
れた回路データは、与えられた制約条件を満足するはず
であり、したがって、これに基づいてレイアウト設計さ
れたＬＳＩは、制約条件を満足するはずであるが、論理
合成時の見積もり配線長とレイアウト設計後の実配線長
との差異や、トランジスタ特性の製造時ばらつきなどに
より、配置配線後のレイアウト結果に対して一段と精度
の高い詳細なタイミング調整が必要になることも多い。
ドリブン・レイアウトが広範に使用されている。タイミ
ング・ドリブン・レイアウトでは、与えられた制約条件
（遅延、消費電力等）の下でＬＳＩのレジスタ・トラン
スファ・レベル等の高位の言語記述からＬＳＩの具体的
な論理回路を論理合成して回路データを生成し、これに
基づいてレイアウトを実行する。論理合成により生成さ
れた回路データは、与えられた制約条件を満足するはず
であり、したがって、これに基づいてレイアウト設計さ
れたＬＳＩは、制約条件を満足するはずであるが、論理
合成時の見積もり配線長とレイアウト設計後の実配線長
との差異や、トランジスタ特性の製造時ばらつきなどに
より、配置配線後のレイアウト結果に対して一段と精度
の高い詳細なタイミング調整が必要になることも多い。
【０００３】しかしながら、多くの場合、信号のタイミ
ングを調整するためには、バッファ回路や遅延回路を挿
入配置する必要が生じ、回路データを修正してＬＳＩ全
体の配置配線を再実行するか、または人手で挿入部分の
配置配線を変更することになる。このため、タイミング
調整の精度を上げようとすると配置配線に費やされる時
間が長くなるという問題を抱えていた。
ングを調整するためには、バッファ回路や遅延回路を挿
入配置する必要が生じ、回路データを修正してＬＳＩ全
体の配置配線を再実行するか、または人手で挿入部分の
配置配線を変更することになる。このため、タイミング
調整の精度を上げようとすると配置配線に費やされる時
間が長くなるという問題を抱えていた。
【０００４】この課題を解決する技術として特開平９−
２３２４３８号公報に記載された第１の従来例の可変ブ
ロックおよびこれを用いた設計方法がある。第１の従来
例では、機能ブロックおよび信号配線の配置配線後に、
遅延増加用の冗長ブロックを配置するとともに任意のバ
ッファブロックをトランジスタサイズが変更可能な可変
ブロックに置き換え、タイミングが改善されるように信
号配線と冗長ブロックとを選択的に接続し、可変ブロッ
クのトランジスタサイズを調整する。
２３２４３８号公報に記載された第１の従来例の可変ブ
ロックおよびこれを用いた設計方法がある。第１の従来
例では、機能ブロックおよび信号配線の配置配線後に、
遅延増加用の冗長ブロックを配置するとともに任意のバ
ッファブロックをトランジスタサイズが変更可能な可変
ブロックに置き換え、タイミングが改善されるように信
号配線と冗長ブロックとを選択的に接続し、可変ブロッ
クのトランジスタサイズを調整する。
【０００５】図１２は、第１の従来例のインバータ回路
の可変ブロックのレイアウトパタン図である。図１２
（ａ）は、可変ブロック７１の基本トランジスタサイズ
のレイアウトパタンであり、１はＰ型拡散領域パタン、
２はＮ型拡散領域パタンであり、３はゲート電極パタン
であり、４ａは拡散領域上のコンタクトパタンであり、
４ｂはゲート電極上のコンタクトパタンである。駆動力
を増すためにトランジスタサイズを大きくするときに
は、図１２（ｂ）に示すように、ブロックの外形７１ａ
と、第１層メタルの電源配線ＶＤＤ、接地配線ＧＮＤ、
入力配線パタンＩＮおよび出力配線パタンＯＵＴとを固
定したまま、Ｐ型拡散領域１、Ｎ型拡散領域２およびゲ
ート電極３をブロック外の配線チャネル領域に拡張す
る。
の可変ブロックのレイアウトパタン図である。図１２
（ａ）は、可変ブロック７１の基本トランジスタサイズ
のレイアウトパタンであり、１はＰ型拡散領域パタン、
２はＮ型拡散領域パタンであり、３はゲート電極パタン
であり、４ａは拡散領域上のコンタクトパタンであり、
４ｂはゲート電極上のコンタクトパタンである。駆動力
を増すためにトランジスタサイズを大きくするときに
は、図１２（ｂ）に示すように、ブロックの外形７１ａ
と、第１層メタルの電源配線ＶＤＤ、接地配線ＧＮＤ、
入力配線パタンＩＮおよび出力配線パタンＯＵＴとを固
定したまま、Ｐ型拡散領域１、Ｎ型拡散領域２およびゲ
ート電極３をブロック外の配線チャネル領域に拡張す
る。
【０００６】ブロックの出力駆動力を可変とする第２の
従来例が特開平１１−５４６２３号公報に記載されてい
る。図１３は、第２の従来例のインバータ回路ブロック
のレイアウトパタン図であり、図１３（ａ）は、ブロッ
クのシンボルレイアウトのパタンを示し、図１３（ｂ）
は、ブロックの実レイアウトのパタンを示す。１はＰ型
拡散領域パタン、２はＮ型拡散領域パタンであり、３は
ゲート電極パタンであり、４はコンタクトパタンで、４
ａは拡散領域上のコンタクトパタンであり、４ｂはゲー
ト電極上のコンタクトパタンである。
従来例が特開平１１−５４６２３号公報に記載されてい
る。図１３は、第２の従来例のインバータ回路ブロック
のレイアウトパタン図であり、図１３（ａ）は、ブロッ
クのシンボルレイアウトのパタンを示し、図１３（ｂ）
は、ブロックの実レイアウトのパタンを示す。１はＰ型
拡散領域パタン、２はＮ型拡散領域パタンであり、３は
ゲート電極パタンであり、４はコンタクトパタンで、４
ａは拡散領域上のコンタクトパタンであり、４ｂはゲー
ト電極上のコンタクトパタンである。
【０００７】レイアウトはシンボルレイアウト７２を用
いて行う。シンボルレイアウト７２はブロックの外形
と、第１層メタルの電源配線ＶＤＤ、接地配線ＧＮＤ、
入力配線パタンＩＮおよび出力配線パタンＯＵＴと、コ
ンタクト４とを含むが、トランジスタの大きさは定まっ
ていない。シンボルレイアウト７２を用いて配置配線し
たのちに、ブロックの負荷となる配線容量等を算出し、
予めシンボルレイアウト７２に対応して登録されトラン
ジスタサイズが異なる複数の実レイアウトから所望の遅
延値を実現する適切な駆動力の実レイアウト７３を選択
し置換する。
いて行う。シンボルレイアウト７２はブロックの外形
と、第１層メタルの電源配線ＶＤＤ、接地配線ＧＮＤ、
入力配線パタンＩＮおよび出力配線パタンＯＵＴと、コ
ンタクト４とを含むが、トランジスタの大きさは定まっ
ていない。シンボルレイアウト７２を用いて配置配線し
たのちに、ブロックの負荷となる配線容量等を算出し、
予めシンボルレイアウト７２に対応して登録されトラン
ジスタサイズが異なる複数の実レイアウトから所望の遅
延値を実現する適切な駆動力の実レイアウト７３を選択
し置換する。
【０００８】
【発明が解決しようとする課題】第１の従来例および第
２の従来例においては、ブロック外形、第１層メタルパ
タンおよびコンタクトパタンの位置を維持したままトラ
ンジスタサイズを変更するので、配線を変更する必要が
なく、タイミング調整の精度を上げる際に配置配線に費
やされる時間が大幅に削減することが可能となる。
２の従来例においては、ブロック外形、第１層メタルパ
タンおよびコンタクトパタンの位置を維持したままトラ
ンジスタサイズを変更するので、配線を変更する必要が
なく、タイミング調整の精度を上げる際に配置配線に費
やされる時間が大幅に削減することが可能となる。
【０００９】しかしながら、第１の従来例および第２の
従来例のいずれにおいても、トランジスタサイズの変更
がＰ型拡散領域パタン、Ｎ型拡散領域パタンおよびゲー
ト電極パタンの変更またはこれらが適当なパタンを有す
る実レイアウトの選択によるため、一連の設計フローの
最終に近い段階にならないとＰ型およびＮ型の拡散領域
パタンが決定されない。コンタクトパタンおよび第１層
メタルパタンは確定しているものの、ＬＳＩの製造工程
の初期に使用されるレチクルの作成に必要な拡散領域パ
タンが決定されないためにＬＳＩの試作が開始できず、
従来のゲートアレイを用いて設計したＬＳＩに比較して
設計開始から試作完了までの期間が延びてしまうという
問題点が発生する。
従来例のいずれにおいても、トランジスタサイズの変更
がＰ型拡散領域パタン、Ｎ型拡散領域パタンおよびゲー
ト電極パタンの変更またはこれらが適当なパタンを有す
る実レイアウトの選択によるため、一連の設計フローの
最終に近い段階にならないとＰ型およびＮ型の拡散領域
パタンが決定されない。コンタクトパタンおよび第１層
メタルパタンは確定しているものの、ＬＳＩの製造工程
の初期に使用されるレチクルの作成に必要な拡散領域パ
タンが決定されないためにＬＳＩの試作が開始できず、
従来のゲートアレイを用いて設計したＬＳＩに比較して
設計開始から試作完了までの期間が延びてしまうという
問題点が発生する。
【００１０】本発明の目的は、Ｐ型拡散領域パタン、Ｎ
型拡散領域パタンおよびゲート電極パタンなどのＬＳＩ
製造の初期段階に使用するレチクルを作成するに必要な
パタンに変更が生じなく、且つ、部分的で簡単な配線変
更で駆動力の変更が可能な駆動力可変ブロックとこれを
使用してタイミング調整することにより配置配線修正に
費やされる時間を大幅に削減できるＬＳＩ設計方法を提
供することにある。
型拡散領域パタンおよびゲート電極パタンなどのＬＳＩ
製造の初期段階に使用するレチクルを作成するに必要な
パタンに変更が生じなく、且つ、部分的で簡単な配線変
更で駆動力の変更が可能な駆動力可変ブロックとこれを
使用してタイミング調整することにより配置配線修正に
費やされる時間を大幅に削減できるＬＳＩ設計方法を提
供することにある。
【００１１】
【課題を解決するための手段】本発明の駆動力可変ブロ
ックは、インバータ回路パタンを備える第１および第２
のサブブロックを含み、前記第１のサブブロックの出力
接続線パタン上に設けられた第１の出力端子と前記第２
のサブブロックの出力接続線パタン上に設けられた第２
の出力端子と前記第１のサブブロックの出力接続線パタ
ンと前記第２のサブブロックの出力接続線パタンとが標
準配線パタン幅以下の間隔だけ離れて配置された部分に
設けられた第３の出力端子とを有している。また、駆動
力可変ブロックが、１以上のブロック入力接続線を有す
る論理回路パタンを備える論理回路サブブロックと、前
記論理回路サブブロックの出力が共通に入力に接続され
それぞれがインバータ回路パタンを備える第１のサブブ
ロックおよび第２のサブブロックとを含み、前記第１の
サブブロックの出力接続線パタン上に設けられた第１の
出力端子と前記第２のサブブロックの出力接続線パタン
上に設けられた第２の出力端子と前記第１のサブブロッ
クの出力接続線パタンと前記第２のサブブロックの出力
接続線パタンとが標準配線パタン幅以下の間隔だけ離れ
て配置された部分に設けられた第３の出力端子とを有し
て構成しても良い。また、駆動力可変ブロックが、それ
ぞれがインバータ回路パタンを備える第１および第２の
サブブロックを含み、前記第１のサブブロックの入力接
続線パタン上に設けられた第１の入力端子と前記第２の
サブブロックの入力接続線パタン上に設けられた第２の
入力端子と前記第１のサブブロックの入力接続線パタン
と前記第２のサブブロックの入力接続線パタンとが標準
配線パタン幅以下の間隔だけ離れて配置された部分に設
けられた第３の入力端子と前記第１のサブブロックの出
力接続線パタン上に設けられた第１の出力端子と前記第
２のサブブロックの出力接続線パタン上に設けられた第
２の出力端子と前記第１のサブブロックの出力接続線パ
タンと前記第２のサブブロックの出力接続線パタンとが
標準配線パタン幅以下の間隔だけ離れて配置された部分
に設けられた第３の出力端子とを有して構成しても良
い。
ックは、インバータ回路パタンを備える第１および第２
のサブブロックを含み、前記第１のサブブロックの出力
接続線パタン上に設けられた第１の出力端子と前記第２
のサブブロックの出力接続線パタン上に設けられた第２
の出力端子と前記第１のサブブロックの出力接続線パタ
ンと前記第２のサブブロックの出力接続線パタンとが標
準配線パタン幅以下の間隔だけ離れて配置された部分に
設けられた第３の出力端子とを有している。また、駆動
力可変ブロックが、１以上のブロック入力接続線を有す
る論理回路パタンを備える論理回路サブブロックと、前
記論理回路サブブロックの出力が共通に入力に接続され
それぞれがインバータ回路パタンを備える第１のサブブ
ロックおよび第２のサブブロックとを含み、前記第１の
サブブロックの出力接続線パタン上に設けられた第１の
出力端子と前記第２のサブブロックの出力接続線パタン
上に設けられた第２の出力端子と前記第１のサブブロッ
クの出力接続線パタンと前記第２のサブブロックの出力
接続線パタンとが標準配線パタン幅以下の間隔だけ離れ
て配置された部分に設けられた第３の出力端子とを有し
て構成しても良い。また、駆動力可変ブロックが、それ
ぞれがインバータ回路パタンを備える第１および第２の
サブブロックを含み、前記第１のサブブロックの入力接
続線パタン上に設けられた第１の入力端子と前記第２の
サブブロックの入力接続線パタン上に設けられた第２の
入力端子と前記第１のサブブロックの入力接続線パタン
と前記第２のサブブロックの入力接続線パタンとが標準
配線パタン幅以下の間隔だけ離れて配置された部分に設
けられた第３の入力端子と前記第１のサブブロックの出
力接続線パタン上に設けられた第１の出力端子と前記第
２のサブブロックの出力接続線パタン上に設けられた第
２の出力端子と前記第１のサブブロックの出力接続線パ
タンと前記第２のサブブロックの出力接続線パタンとが
標準配線パタン幅以下の間隔だけ離れて配置された部分
に設けられた第３の出力端子とを有して構成しても良
い。
【００１２】本発明の駆動力可変ブロックを用いたＬＳ
Ｉ設計方法は、インバータ回路パタンを備える第１およ
び第２のサブブロックを含み前記第１のサブブロックの
出力接続線パタン上に設けられた第１の出力端子と前記
第２のサブブロックの出力接続線パタン上に設けられた
第２の出力端子と前記第１のサブブロックの出力接続線
パタンと前記第２のサブブロックの出力接続線パタンと
が標準配線パタン幅以下の間隔だけ離れて配置された部
分に設けられた第３の出力端子とを有する駆動力可変ブ
ロックと、単一の駆動力に対応した出力端子を有する機
能ブロックとを用いた設計方法であって、信号遅延値が
規定された信号パスのうち予め指定された信号パスにつ
いて少なくとも１個の前記駆動力可変ブロックを含んで
ＬＳＩの回路を設計し回路データを作成するステップ
と、前記回路データに基づいて配置配線し、各ブロック
の負荷を抽出して信号パスの遅延値を算出し、所定の許
容範囲の外の遅延値を有する信号パスがあれば改善対象
信号パスとして検出するステップと、前記改善対象信号
パスに含まれる駆動力可変ブロックの取り出し出力端子
を変更することにより駆動力を変更するステップとを有
している。また、ＬＳＩ設計方法が、機能ブロックを用
いてＬＳＩの回路を設計し回路データを作成するステッ
プと、前記回路データの信号パスから信号遅延の見積も
り値が所定の割合の範囲外の値を有する信号パスに対し
て少なくとも１個の機能ブロックを前記駆動力可変ブロ
ックに置換して回路データを更新するステップと、更新
された回路データに基づいて配置配線し、各ブロックの
負荷を抽出して信号パスの遅延値を算出し、所定の許容
範囲の外の遅延値を有する信号パスがあれば改善対象信
号パスとして検出するステップと、前記改善対象信号パ
スが前記駆動力可変ブロックを含むときに該駆動力可変
ブロックの取り出し出力端子を変更することにより駆動
力を変更するステップとを有してもよい。また、ＬＳＩ
設計方法が、信号遅延値が規定された信号パスのうち予
め指定された信号パスについて少なくとも１個の前記駆
動力可変ブロックを含んでＬＳＩの回路を設計し回路デ
ータを作成するステップと、前記回路データに基づいて
配置配線し、各ブロックの負荷を抽出して信号パスの遅
延値を算出し、所定の許容範囲の外の遅延値を有する信
号パスがあれば改善対象信号パスとして検出するステッ
プと、前記改善対象信号パスに含まれる駆動力可変ブロ
ックの取り出し出力端子を変更することにより駆動力を
変更するステップと、すべての改善対象信号パスの処理
完了後にそれぞれの駆動力可変ブロックの前記第１のサ
ブブロックと前記第２のサブブロックのうちゲート電極
が未接続のサブブロックがあれば未接続のゲート電極を
電源線または接地線に接続するステップとを有しても良
い。また、ＬＳＩ設計方法が、機能ブロックを用いてＬ
ＳＩの回路を設計し回路データを作成するステップと、
前記回路データの信号パスから信号遅延の見積もり値が
所定の割合の範囲外の値を有する信号パスに対して少な
くとも１個の機能ブロックを前記駆動力可変ブロックに
置換して回路データを更新するステップと、更新された
回路データに基づいて配置配線し、各ブロックの負荷を
抽出して信号パスの遅延値を算出し、規定された遅延値
に対して所定の範囲外の遅延値を有する信号パスがあれ
ば改善対象信号パスとして検出するステップと、前記改
善対象信号パスが前記駆動力可変ブロックを含むときに
該駆動力可変ブロックの取り出し出力端子を変更するこ
とにより駆動力を変更するステップと、すべての改善対
象信号パスの処理完了後にそれぞれの駆動力可変ブロッ
クの前記第１のサブブロックと前記第２のサブブロック
のうちゲート電極が未接続のサブブロックがあれば未接
続のゲート電極を電源線または接地線に接続するステッ
プとを有しても良い。
Ｉ設計方法は、インバータ回路パタンを備える第１およ
び第２のサブブロックを含み前記第１のサブブロックの
出力接続線パタン上に設けられた第１の出力端子と前記
第２のサブブロックの出力接続線パタン上に設けられた
第２の出力端子と前記第１のサブブロックの出力接続線
パタンと前記第２のサブブロックの出力接続線パタンと
が標準配線パタン幅以下の間隔だけ離れて配置された部
分に設けられた第３の出力端子とを有する駆動力可変ブ
ロックと、単一の駆動力に対応した出力端子を有する機
能ブロックとを用いた設計方法であって、信号遅延値が
規定された信号パスのうち予め指定された信号パスにつ
いて少なくとも１個の前記駆動力可変ブロックを含んで
ＬＳＩの回路を設計し回路データを作成するステップ
と、前記回路データに基づいて配置配線し、各ブロック
の負荷を抽出して信号パスの遅延値を算出し、所定の許
容範囲の外の遅延値を有する信号パスがあれば改善対象
信号パスとして検出するステップと、前記改善対象信号
パスに含まれる駆動力可変ブロックの取り出し出力端子
を変更することにより駆動力を変更するステップとを有
している。また、ＬＳＩ設計方法が、機能ブロックを用
いてＬＳＩの回路を設計し回路データを作成するステッ
プと、前記回路データの信号パスから信号遅延の見積も
り値が所定の割合の範囲外の値を有する信号パスに対し
て少なくとも１個の機能ブロックを前記駆動力可変ブロ
ックに置換して回路データを更新するステップと、更新
された回路データに基づいて配置配線し、各ブロックの
負荷を抽出して信号パスの遅延値を算出し、所定の許容
範囲の外の遅延値を有する信号パスがあれば改善対象信
号パスとして検出するステップと、前記改善対象信号パ
スが前記駆動力可変ブロックを含むときに該駆動力可変
ブロックの取り出し出力端子を変更することにより駆動
力を変更するステップとを有してもよい。また、ＬＳＩ
設計方法が、信号遅延値が規定された信号パスのうち予
め指定された信号パスについて少なくとも１個の前記駆
動力可変ブロックを含んでＬＳＩの回路を設計し回路デ
ータを作成するステップと、前記回路データに基づいて
配置配線し、各ブロックの負荷を抽出して信号パスの遅
延値を算出し、所定の許容範囲の外の遅延値を有する信
号パスがあれば改善対象信号パスとして検出するステッ
プと、前記改善対象信号パスに含まれる駆動力可変ブロ
ックの取り出し出力端子を変更することにより駆動力を
変更するステップと、すべての改善対象信号パスの処理
完了後にそれぞれの駆動力可変ブロックの前記第１のサ
ブブロックと前記第２のサブブロックのうちゲート電極
が未接続のサブブロックがあれば未接続のゲート電極を
電源線または接地線に接続するステップとを有しても良
い。また、ＬＳＩ設計方法が、機能ブロックを用いてＬ
ＳＩの回路を設計し回路データを作成するステップと、
前記回路データの信号パスから信号遅延の見積もり値が
所定の割合の範囲外の値を有する信号パスに対して少な
くとも１個の機能ブロックを前記駆動力可変ブロックに
置換して回路データを更新するステップと、更新された
回路データに基づいて配置配線し、各ブロックの負荷を
抽出して信号パスの遅延値を算出し、規定された遅延値
に対して所定の範囲外の遅延値を有する信号パスがあれ
ば改善対象信号パスとして検出するステップと、前記改
善対象信号パスが前記駆動力可変ブロックを含むときに
該駆動力可変ブロックの取り出し出力端子を変更するこ
とにより駆動力を変更するステップと、すべての改善対
象信号パスの処理完了後にそれぞれの駆動力可変ブロッ
クの前記第１のサブブロックと前記第２のサブブロック
のうちゲート電極が未接続のサブブロックがあれば未接
続のゲート電極を電源線または接地線に接続するステッ
プとを有しても良い。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１（ａ）は、本発明の駆動力可
変ブロックの第１の実施の形態の一実施例のレイアウト
図であり、図１（ｂ）は、その回路図である。
して詳細に説明する。図１（ａ）は、本発明の駆動力可
変ブロックの第１の実施の形態の一実施例のレイアウト
図であり、図１（ｂ）は、その回路図である。
【００１４】図１（ａ）は、図１（ｂ）のＯＲ回路を構
成する駆動力可変ブロックＶＯＲのレイアウトパタンで
ある。駆動力可変ブロックＶＯＲは、仮想的に所定の配
線ピッチで縦横に設定された格子上に配置されたＮＯＲ
回路の論理サブブロックＬＧと、インバータ回路パタン
を備える第１のサブブロックＳ１と、同じくインバータ
回路パタンを備える第２のサブブロックＳ２とを含んで
いる。また、駆動力可変ブロックＶＯＲでは、第１のサ
ブブロックＳ１の出力接続線パタンＯ１と重なる格子点
に設けられた第１の出力端子と、第２のサブブロックＳ
２の出力接続線パタンＯ２と重なる格子点に設けられた
第２の出力端子と、第１のサブブロックＳ１の出力接続
線パタンＯ１と第２のサブブロックＳ２の出力接続線パ
タンＯ２とが設計基準に定められた最小配線間隔以上で
標準配線パタン幅以下の間隔だけ離れて配置された部分
Ｏ３の格子点に設けられた第３の出力端子とを有してい
る。
成する駆動力可変ブロックＶＯＲのレイアウトパタンで
ある。駆動力可変ブロックＶＯＲは、仮想的に所定の配
線ピッチで縦横に設定された格子上に配置されたＮＯＲ
回路の論理サブブロックＬＧと、インバータ回路パタン
を備える第１のサブブロックＳ１と、同じくインバータ
回路パタンを備える第２のサブブロックＳ２とを含んで
いる。また、駆動力可変ブロックＶＯＲでは、第１のサ
ブブロックＳ１の出力接続線パタンＯ１と重なる格子点
に設けられた第１の出力端子と、第２のサブブロックＳ
２の出力接続線パタンＯ２と重なる格子点に設けられた
第２の出力端子と、第１のサブブロックＳ１の出力接続
線パタンＯ１と第２のサブブロックＳ２の出力接続線パ
タンＯ２とが設計基準に定められた最小配線間隔以上で
標準配線パタン幅以下の間隔だけ離れて配置された部分
Ｏ３の格子点に設けられた第３の出力端子とを有してい
る。
【００１５】図１（ａ）において、１はＰ型拡散領域パ
タン、２はＮ型拡散領域パタンであり、３はゲート電極
パタンであり、４ａは拡散領域上のコンタクトパタンで
あり、４ｂはゲート電極上のコンタクトパタンである。
５は、第１層メタルパタンである。電源配線ＶＤＤ、接
地配線ＧＮＤ、第１の入力接続線Ｉ１、第２の入力接続
線Ｉ２、第１の出力接続線Ｏ１および第２の出力接続線
Ｏ２のパタンは、いずれも第１層メタル層である。
タン、２はＮ型拡散領域パタンであり、３はゲート電極
パタンであり、４ａは拡散領域上のコンタクトパタンで
あり、４ｂはゲート電極上のコンタクトパタンである。
５は、第１層メタルパタンである。電源配線ＶＤＤ、接
地配線ＧＮＤ、第１の入力接続線Ｉ１、第２の入力接続
線Ｉ２、第１の出力接続線Ｏ１および第２の出力接続線
Ｏ２のパタンは、いずれも第１層メタル層である。
【００１６】図１（ａ）の駆動力可変ブロックＶＯＲで
は、第１のサブブロックＳ１のインバータ回路の駆動力
を基本としたときに、第２のサブブロックＳ２のインバ
ータ回路の駆動力は２倍に設定されている。したがっ
て、第１の出力接続線Ｏ１上に設けられた第１の出力端
子から出力線を取り出すときには基本の駆動力であり、
第２の出力接続線Ｏ２に設けられた第２の出力端子から
出力線を取り出すときには基本駆動力の２倍の駆動力と
なり、第３の出力端子から出力線を取り出すときは、第
１の出力接続線Ｏ１と第２の出力接続線Ｏ２の両方に接
続されるので基本駆動力の３倍の駆動力とすることがで
きる。また、図１（ａ）の駆動力可変ブロックはＯＲ回
路の機能を有しているが、論理サブブロックＬＧを論理
機能の異なる論理サブブロックに変更することにより所
望の回路機能とすることができる。論理サブブロックに
機能を持たせない場合にはインバータ回路の駆動力可変
ブロックとなる。
は、第１のサブブロックＳ１のインバータ回路の駆動力
を基本としたときに、第２のサブブロックＳ２のインバ
ータ回路の駆動力は２倍に設定されている。したがっ
て、第１の出力接続線Ｏ１上に設けられた第１の出力端
子から出力線を取り出すときには基本の駆動力であり、
第２の出力接続線Ｏ２に設けられた第２の出力端子から
出力線を取り出すときには基本駆動力の２倍の駆動力と
なり、第３の出力端子から出力線を取り出すときは、第
１の出力接続線Ｏ１と第２の出力接続線Ｏ２の両方に接
続されるので基本駆動力の３倍の駆動力とすることがで
きる。また、図１（ａ）の駆動力可変ブロックはＯＲ回
路の機能を有しているが、論理サブブロックＬＧを論理
機能の異なる論理サブブロックに変更することにより所
望の回路機能とすることができる。論理サブブロックに
機能を持たせない場合にはインバータ回路の駆動力可変
ブロックとなる。
【００１７】図２は、駆動力可変ブロックＶＯＲの駆動
力を、基本駆動力、２倍駆動力、３倍駆動力とする際の
それぞれに対応する端子の許可／禁止の設定を示す図で
ある。図２（ａ）は、基本駆動力に対応する端子の指定
を示す図であり、第１のサブブロックＳ１内の出力接続
線Ｏ１上にある第１の出力端子のすべてが、出力端子接
続許可領域２２に含まれる接続許可端子２１として設定
され、第２のサブブロックＳ２内の出力接続線Ｏ２上に
ある第２の出力端子のすべてと第３の出力端子とが、出
力端子接続禁止領域２４に含まれる第１層メタルの通過
禁止格子点２３として設定される。また、電源配線ＶＤ
Ｄ、接地配線ＧＮＤ、第１の入力接続線Ｉ１、第２の入
力接続線Ｉ２および論理サブブロックＬＧの出力線が第
１層メタルパタンであるので、これらのパタンと重なる
格子点を第１層メタル配線の通過禁止格子点２３として
設定する。このように端子を設定して自動配置配線を行
うことにより、ブロック外からの出力線が出力接続線Ｏ
１上にある第１の出力端子に接続されて駆動力可変ブロ
ックは基本の駆動力となる。
力を、基本駆動力、２倍駆動力、３倍駆動力とする際の
それぞれに対応する端子の許可／禁止の設定を示す図で
ある。図２（ａ）は、基本駆動力に対応する端子の指定
を示す図であり、第１のサブブロックＳ１内の出力接続
線Ｏ１上にある第１の出力端子のすべてが、出力端子接
続許可領域２２に含まれる接続許可端子２１として設定
され、第２のサブブロックＳ２内の出力接続線Ｏ２上に
ある第２の出力端子のすべてと第３の出力端子とが、出
力端子接続禁止領域２４に含まれる第１層メタルの通過
禁止格子点２３として設定される。また、電源配線ＶＤ
Ｄ、接地配線ＧＮＤ、第１の入力接続線Ｉ１、第２の入
力接続線Ｉ２および論理サブブロックＬＧの出力線が第
１層メタルパタンであるので、これらのパタンと重なる
格子点を第１層メタル配線の通過禁止格子点２３として
設定する。このように端子を設定して自動配置配線を行
うことにより、ブロック外からの出力線が出力接続線Ｏ
１上にある第１の出力端子に接続されて駆動力可変ブロ
ックは基本の駆動力となる。
【００１８】図２（ｂ）は、２倍駆動力に対応する端子
の指定を示す図であり、この場合には、第２のサブブロ
ックＳ２内の出力接続線Ｏ２上にある第２の出力端子の
すべてが、出力端子接続許可領域２２に含まれる接続許
可端子２１として設定され、第１のサブブロックＳ１内
の出力接続線Ｏ１上にある第２の出力端子のすべてと第
３の出力端子とが、出力端子接続禁止領域２４に含まれ
る第１層メタルの通過禁止格子点２３として設定され
る。また、電源配線ＶＤＤ、接地配線ＧＮＤ、第１の入
力接続線Ｉ１、第２の入力接続線Ｉ２および論理サブブ
ロックＬＧの出力線パタンと重なる格子点を第１層メタ
ル配線の通過禁止格子点２３として設定する。これによ
り、自動配置配線では、ブロック外からの出力線が出力
接続線Ｏ２上にある第２の出力端子に接続されて駆動力
可変ブロックは２倍の駆動力となる。
の指定を示す図であり、この場合には、第２のサブブロ
ックＳ２内の出力接続線Ｏ２上にある第２の出力端子の
すべてが、出力端子接続許可領域２２に含まれる接続許
可端子２１として設定され、第１のサブブロックＳ１内
の出力接続線Ｏ１上にある第２の出力端子のすべてと第
３の出力端子とが、出力端子接続禁止領域２４に含まれ
る第１層メタルの通過禁止格子点２３として設定され
る。また、電源配線ＶＤＤ、接地配線ＧＮＤ、第１の入
力接続線Ｉ１、第２の入力接続線Ｉ２および論理サブブ
ロックＬＧの出力線パタンと重なる格子点を第１層メタ
ル配線の通過禁止格子点２３として設定する。これによ
り、自動配置配線では、ブロック外からの出力線が出力
接続線Ｏ２上にある第２の出力端子に接続されて駆動力
可変ブロックは２倍の駆動力となる。
【００１９】同様に、図２（ｃ）は、３倍駆動力に対応
する端子の指定を示す図であり、この場合には、第３の
出力端子のみが出力端子接続許可領域２２に含まれる接
続許可端子２１として設定され、第１のサブブロックＳ
１内の出力接続線Ｏ１上にある第１の出力端子のすべて
と第２のサブブロックＳ２内の出力接続線Ｏ２上にある
第２の出力端子のすべてとが、出力端子接続禁止領域２
４に含まれる第１層メタルの通過禁止格子点２３として
設定される。また、電源配線ＶＤＤ、接地配線ＧＮＤ、
第１の入力接続線Ｉ１、第２の入力接続線Ｉ２および論
理サブブロックＬＧの出力線パタンと重なる格子点を第
１層メタル配線の通過禁止格子点２３として設定する。
これにより、自動配置配線では、ブロック外からの出力
線は第３の出力端子に接続されるが、結果として第１の
出力接続線Ｏ１と第２の出力接続線Ｏ２との両方に接続
されることになるために駆動力可変ブロックは３倍の駆
動力となる。
する端子の指定を示す図であり、この場合には、第３の
出力端子のみが出力端子接続許可領域２２に含まれる接
続許可端子２１として設定され、第１のサブブロックＳ
１内の出力接続線Ｏ１上にある第１の出力端子のすべて
と第２のサブブロックＳ２内の出力接続線Ｏ２上にある
第２の出力端子のすべてとが、出力端子接続禁止領域２
４に含まれる第１層メタルの通過禁止格子点２３として
設定される。また、電源配線ＶＤＤ、接地配線ＧＮＤ、
第１の入力接続線Ｉ１、第２の入力接続線Ｉ２および論
理サブブロックＬＧの出力線パタンと重なる格子点を第
１層メタル配線の通過禁止格子点２３として設定する。
これにより、自動配置配線では、ブロック外からの出力
線は第３の出力端子に接続されるが、結果として第１の
出力接続線Ｏ１と第２の出力接続線Ｏ２との両方に接続
されることになるために駆動力可変ブロックは３倍の駆
動力となる。
【００２０】図３（ａ）は、ＯＲ回路の駆動力可変ブロ
ックＶＯＲを基本の駆動力の駆動力可変ブロックＶＯＲ
（１）として用いるときのレイアウトパタンの一例を示
す図であり、図３（ｂ）は、これに対応する回路図であ
る。
ックＶＯＲを基本の駆動力の駆動力可変ブロックＶＯＲ
（１）として用いるときのレイアウトパタンの一例を示
す図であり、図３（ｂ）は、これに対応する回路図であ
る。
【００２１】図３（ａ）では、ブロック外からの第２層
メタルパタン７の入力線ＩＮ１と駆動力可変ブロックＶ
ＯＲ（１）の入力接続線Ｉ１とが重なる格子点に第１層
メタルと第２層メタルとを接続するためのスルーホール
パタン６が設置され、同様に、第２層メタルパタン７の
入力線ＩＮ２と駆動力可変ブロックＶＯＲ（１）の入力
接続線Ｉ２とが重なる格子点にスルーホールパタン６が
設置され、また、ブロック外への第２層メタルパタン７
の出力線ＯＵＴとサブブロックＳ１内の第１の出力接続
線Ｏ１とが重なる格子点にスルーホールパタン６が設置
されている。これにより、図３（ｂ）に示すように、駆
動力可変ブロックＶＯＲ（１）は、基本の駆動力を有す
るＯＲ回路として使用できる。なお、スルーホールパタ
ン６は、標準的な第１層メタルの配線幅以上の長さを一
辺とする矩形の第１層メタルパタンと矩形のスルーホー
ル孔パタンと標準的な第２層メタルの配線幅以上の長さ
を一辺とする矩形の第２層メタルパタンとを有するもの
とする。
メタルパタン７の入力線ＩＮ１と駆動力可変ブロックＶ
ＯＲ（１）の入力接続線Ｉ１とが重なる格子点に第１層
メタルと第２層メタルとを接続するためのスルーホール
パタン６が設置され、同様に、第２層メタルパタン７の
入力線ＩＮ２と駆動力可変ブロックＶＯＲ（１）の入力
接続線Ｉ２とが重なる格子点にスルーホールパタン６が
設置され、また、ブロック外への第２層メタルパタン７
の出力線ＯＵＴとサブブロックＳ１内の第１の出力接続
線Ｏ１とが重なる格子点にスルーホールパタン６が設置
されている。これにより、図３（ｂ）に示すように、駆
動力可変ブロックＶＯＲ（１）は、基本の駆動力を有す
るＯＲ回路として使用できる。なお、スルーホールパタ
ン６は、標準的な第１層メタルの配線幅以上の長さを一
辺とする矩形の第１層メタルパタンと矩形のスルーホー
ル孔パタンと標準的な第２層メタルの配線幅以上の長さ
を一辺とする矩形の第２層メタルパタンとを有するもの
とする。
【００２２】図３（ｃ）は、駆動力可変ブロックＶＯＲ
を３倍の駆動力の駆動力可変ブロックＶＯＲ（３）とし
て用いるときのレイアウトパタンの一例を示す図であ
り、図３（ｄ）は、これに対応する回路図である。
を３倍の駆動力の駆動力可変ブロックＶＯＲ（３）とし
て用いるときのレイアウトパタンの一例を示す図であ
り、図３（ｄ）は、これに対応する回路図である。
【００２３】図３（ｃ）では、ブロック外からの第２層
メタルパタン７の入力線ＩＮ１と入力接続線Ｉ１とが重
なる格子点にスルーホールパタン６が設置され、同様
に、第２層メタルパタン７の入力線ＩＮ２と入力接続線
Ｉ２とが重なる格子点にスルーホールパタン６が設置さ
れ、また、出力線ＯＵＴと第３の出力端子が重なる格子
点にスルーホールパタン６が設置されている。スルーホ
ールパタン６が標準の配線幅以上の辺長の第１層メタル
矩形パターンを有するため、第２層メタルパタン７の出
力線ＯＵＴがスルーホール６を介して第１のサブブロッ
クＳの第１の出力接続線Ｏ１および第２のサブブロック
Ｓ２の第２の出力接続線Ｏ２の両方に接続されるので、
図３（ｄ）に示すように、駆動力可変ブロックＶＯＲ
（３）は、３倍の駆動力を有するＯＲ回路として用いる
ことができる。
メタルパタン７の入力線ＩＮ１と入力接続線Ｉ１とが重
なる格子点にスルーホールパタン６が設置され、同様
に、第２層メタルパタン７の入力線ＩＮ２と入力接続線
Ｉ２とが重なる格子点にスルーホールパタン６が設置さ
れ、また、出力線ＯＵＴと第３の出力端子が重なる格子
点にスルーホールパタン６が設置されている。スルーホ
ールパタン６が標準の配線幅以上の辺長の第１層メタル
矩形パターンを有するため、第２層メタルパタン７の出
力線ＯＵＴがスルーホール６を介して第１のサブブロッ
クＳの第１の出力接続線Ｏ１および第２のサブブロック
Ｓ２の第２の出力接続線Ｏ２の両方に接続されるので、
図３（ｄ）に示すように、駆動力可変ブロックＶＯＲ
（３）は、３倍の駆動力を有するＯＲ回路として用いる
ことができる。
【００２４】図４は、本発明の図１の駆動力可変ブロッ
クを用いた設計方法の第１の実施の形態の設計フロー図
である。機能ブロックライブラリ３１には、駆動力が固
定された通常の機能ブロックの内部回路データおよび内
部レイアウトデータが予め登録されている。可変ブロッ
クライブラリ３２には、機能ブロックのうちで、出力の
駆動力を変更可能な駆動力可変ブロックの内部回路デー
タおよび内部レイアウトデータが登録されている。駆動
力可変ブロックは、図１で説明したものと同様である。
クを用いた設計方法の第１の実施の形態の設計フロー図
である。機能ブロックライブラリ３１には、駆動力が固
定された通常の機能ブロックの内部回路データおよび内
部レイアウトデータが予め登録されている。可変ブロッ
クライブラリ３２には、機能ブロックのうちで、出力の
駆動力を変更可能な駆動力可変ブロックの内部回路デー
タおよび内部レイアウトデータが登録されている。駆動
力可変ブロックは、図１で説明したものと同様である。
【００２５】先ず、回路設計ステップ４１で、ＬＳＩの
回路を設計し、信号遅延値が規定された信号パスのうち
予め指定された信号パスについて少なくとも１個の駆動
力可変ブロックを含んで機能ブロック間の接続関係によ
りＬＳＩを記述した回路データ３３を作成する。
回路を設計し、信号遅延値が規定された信号パスのうち
予め指定された信号パスについて少なくとも１個の駆動
力可変ブロックを含んで機能ブロック間の接続関係によ
りＬＳＩを記述した回路データ３３を作成する。
【００２６】レジスタ・トランスファ・レベルの言語記
述によりＬＳＩを設計し、論理合成して下位のゲートレ
ベルの具体的な論理回路の回路データを生成する回路設
計方法をとる場合には、論理合成の実行前に信号遅延が
クリティカルと予測される信号パスを指定しておき、機
能ブロックライブラリ３１および可変ブロックライブラ
リ３２の両方を用い、指定された信号パスに少なくとも
１個の駆動力可変ブロックを含んで論理合成して回路デ
ータ３３を作成する。論理合成ツールの機能との関係で
駆動力可変ブロックを含む論理合成ができない場合に
は、機能ブロックライブラリ３１のみを用いて論理合成
したのちに、信号遅延がクリティカルと予測される信号
パスを選択し、少なくとも１個の機能ブロックに対して
これと同一機能を有する駆動力可変ブロックとの置き換
えを行って回路データ３３を作成する。回路データ３３
の作成後に各ブロックの仮配線長を見積もり、論理／遅
延シミュレーションして動作を確認する。
述によりＬＳＩを設計し、論理合成して下位のゲートレ
ベルの具体的な論理回路の回路データを生成する回路設
計方法をとる場合には、論理合成の実行前に信号遅延が
クリティカルと予測される信号パスを指定しておき、機
能ブロックライブラリ３１および可変ブロックライブラ
リ３２の両方を用い、指定された信号パスに少なくとも
１個の駆動力可変ブロックを含んで論理合成して回路デ
ータ３３を作成する。論理合成ツールの機能との関係で
駆動力可変ブロックを含む論理合成ができない場合に
は、機能ブロックライブラリ３１のみを用いて論理合成
したのちに、信号遅延がクリティカルと予測される信号
パスを選択し、少なくとも１個の機能ブロックに対して
これと同一機能を有する駆動力可変ブロックとの置き換
えを行って回路データ３３を作成する。回路データ３３
の作成後に各ブロックの仮配線長を見積もり、論理／遅
延シミュレーションして動作を確認する。
【００２７】次に、ブロックの配置ステップ４２で、機
能ブロックライブラリ３１，可変ブロックライブラリ３
２を参照し、回路データ３３に基づいて機能ブロックお
よび駆動力可変ブロックを配置する。
能ブロックライブラリ３１，可変ブロックライブラリ３
２を参照し、回路データ３３に基づいて機能ブロックお
よび駆動力可変ブロックを配置する。
【００２８】次に、ブロック間の配線ステップ４３で、
回路データ３３に記録されたブロック間接続情報に基づ
いて機能ブロックおよび駆動力可変ブロックからなるブ
ロック間を配線する。
回路データ３３に記録されたブロック間接続情報に基づ
いて機能ブロックおよび駆動力可変ブロックからなるブ
ロック間を配線する。
【００２９】次に、シミュレーションステップ４４で、
ブロック間の配線ステップ４３までの配置配線結果から
各ブロックの負荷であるファンアウト容量および配線容
量を算出し、回路データ３３の各ブロックの出力ノード
に付加して論理／遅延シミュレーションを行う。
ブロック間の配線ステップ４３までの配置配線結果から
各ブロックの負荷であるファンアウト容量および配線容
量を算出し、回路データ３３の各ブロックの出力ノード
に付加して論理／遅延シミュレーションを行う。
【００３０】次に、タイミング余裕判断ステップ４５
で、遅延値の限度に余裕度を見込んで算出した所定の許
容範囲の外の遅延値であるタイミング余裕の小さい信号
パスがあるか否かを判断し、タイミング余裕の小さい信
号パスがある場合には改善対象信号パスとして検出し、
駆動力可変ブロックの出力倍率変更ステップ４７へ進
む。すべての信号パスの信号遅延がそれぞれに所定の許
容範囲内に収まる場合には、配置配線結果出力ステップ
４６へ進む。
で、遅延値の限度に余裕度を見込んで算出した所定の許
容範囲の外の遅延値であるタイミング余裕の小さい信号
パスがあるか否かを判断し、タイミング余裕の小さい信
号パスがある場合には改善対象信号パスとして検出し、
駆動力可変ブロックの出力倍率変更ステップ４７へ進
む。すべての信号パスの信号遅延がそれぞれに所定の許
容範囲内に収まる場合には、配置配線結果出力ステップ
４６へ進む。
【００３１】信号パスの遅延値に対して余裕度を見込ん
だ所定の許容範囲は、クロックを含む他の信号との関係
により、遅延値の上限が限定される場合、遅延値の下限
が限定される場合および上限と下限の両方が限定される
場合がある。いずれにおいても、余裕度は、ＬＳＩの製
造ばらつきの遅延への影響、使用環境による遅延特性の
変化等を考慮して決定される。
だ所定の許容範囲は、クロックを含む他の信号との関係
により、遅延値の上限が限定される場合、遅延値の下限
が限定される場合および上限と下限の両方が限定される
場合がある。いずれにおいても、余裕度は、ＬＳＩの製
造ばらつきの遅延への影響、使用環境による遅延特性の
変化等を考慮して決定される。
【００３２】配置配線結果出力ステップ４６へ進んだ場
合には、ＬＳＩの配置配線結果を配置配線結果ファイル
３４へ出力して設計を終了する。通常は続いて設計結果
の検証が実行されるが、本発明に直接には関係しないの
で省略する。
合には、ＬＳＩの配置配線結果を配置配線結果ファイル
３４へ出力して設計を終了する。通常は続いて設計結果
の検証が実行されるが、本発明に直接には関係しないの
で省略する。
【００３３】駆動力可変ブロックの出力倍率変更ステッ
プ４７へ進んだ場合には、改善対象信号パスに含まれる
駆動力可変ブロックを抽出し、その出力を取り出す出力
端子を変更することにより駆動力を変更したのちに、ブ
ロック間の配線ステップ４３へ戻る。
プ４７へ進んだ場合には、改善対象信号パスに含まれる
駆動力可変ブロックを抽出し、その出力を取り出す出力
端子を変更することにより駆動力を変更したのちに、ブ
ロック間の配線ステップ４３へ戻る。
【００３４】このように、本発明のＬＳＩ設計方法を用
いることにより、駆動力可変ブロックの遅延値を増減し
て信号パスの遅延値を増減することができるので、タイ
ミング調整を精度良く行うことができる。また、駆動力
の変更は、駆動力可変ブロックの出力を取り出す出力端
子を変更するだけであるので、Ｐ型拡散領域パタン、Ｎ
型拡散領域パタンおよびゲート電極パタンなどのＬＳＩ
製造の初期段階に使用するレチクルを作成するに必要な
パタンに変更が生じないため、ブロックの配置が決定し
た段階で初期に使用するレチクルを作成して試作を開始
することができる。
いることにより、駆動力可変ブロックの遅延値を増減し
て信号パスの遅延値を増減することができるので、タイ
ミング調整を精度良く行うことができる。また、駆動力
の変更は、駆動力可変ブロックの出力を取り出す出力端
子を変更するだけであるので、Ｐ型拡散領域パタン、Ｎ
型拡散領域パタンおよびゲート電極パタンなどのＬＳＩ
製造の初期段階に使用するレチクルを作成するに必要な
パタンに変更が生じないため、ブロックの配置が決定し
た段階で初期に使用するレチクルを作成して試作を開始
することができる。
【００３５】なお、回路設計ステップ４１で、駆動力可
変ブロックの出力端子として中間的な遅延値に対応する
出力端子を選択しておくことにより、信号パスの遅延値
の増減いずれにも対応できる。また、信号パスに駆動力
可変ブロックが複数含まれている場合には、駆動力可変
ブロックの１個を駆動力を変更し、タイミング余裕がま
だ不十分であれば他の駆動力可変ブロックの出力端子を
順次変更することにより広い範囲で調整することができ
る。
変ブロックの出力端子として中間的な遅延値に対応する
出力端子を選択しておくことにより、信号パスの遅延値
の増減いずれにも対応できる。また、信号パスに駆動力
可変ブロックが複数含まれている場合には、駆動力可変
ブロックの１個を駆動力を変更し、タイミング余裕がま
だ不十分であれば他の駆動力可変ブロックの出力端子を
順次変更することにより広い範囲で調整することができ
る。
【００３６】図５は、本発明のＬＳＩ設計方法の第２の
実施の形態のフロー図である。図５のフロー図では、図
４のフロー図に対して、第１のタイミング余裕判断ステ
ップ５１と、可変ブロック置換ステップ５２とが追加さ
れている。機能ブロックライブラリ３１，可変ブロック
ライブラリ３２は、図４と同様である。
実施の形態のフロー図である。図５のフロー図では、図
４のフロー図に対して、第１のタイミング余裕判断ステ
ップ５１と、可変ブロック置換ステップ５２とが追加さ
れている。機能ブロックライブラリ３１，可変ブロック
ライブラリ３２は、図４と同様である。
【００３７】回路設計ステップ４１では、図４と同様に
して回路設計を行うが、駆動力可変ブロックを用いず
に、駆動力が固定の機能ブロックのみを使用して設計し
回路データ３３を作成する。
して回路設計を行うが、駆動力可変ブロックを用いず
に、駆動力が固定の機能ブロックのみを使用して設計し
回路データ３３を作成する。
【００３８】次に、第１のタイミング余裕判断ステップ
５１で、ブロック間の仮配線長を見積もり、各ブロック
の出力容量に付加して論理／遅延シミュレーションし、
ＬＳＩの動作確認をする。また、論理／遅延シミュレー
ションの結果から各信号パスの遅延値を抽出し、余裕度
を見込んだ所定の許容範囲の外の値を有する信号パスが
ある場合には、タイミング余裕が小さいと判断しこれを
抽出して可変ブロック置換ステップ５２へ進む。許容範
囲の外の値を有する信号パスがない場合には、ブロック
の配置ステップ４２へ進む。
５１で、ブロック間の仮配線長を見積もり、各ブロック
の出力容量に付加して論理／遅延シミュレーションし、
ＬＳＩの動作確認をする。また、論理／遅延シミュレー
ションの結果から各信号パスの遅延値を抽出し、余裕度
を見込んだ所定の許容範囲の外の値を有する信号パスが
ある場合には、タイミング余裕が小さいと判断しこれを
抽出して可変ブロック置換ステップ５２へ進む。許容範
囲の外の値を有する信号パスがない場合には、ブロック
の配置ステップ４２へ進む。
【００３９】可変ブロック置換ステップ５２では、第１
のタイミング余裕判断ステップ５１でタイミング余裕が
小さいと判断された信号パスを構成する機能ブロックの
中から少なくとも１個の機能ブロックを選別して駆動力
可変ブロックに置換して回路データ３３を更新する。出
力負荷容量の大きいブロックを優先して駆動力可変ブロ
ックに置換することにより遅延の調整範囲を大きくする
ことができる。
のタイミング余裕判断ステップ５１でタイミング余裕が
小さいと判断された信号パスを構成する機能ブロックの
中から少なくとも１個の機能ブロックを選別して駆動力
可変ブロックに置換して回路データ３３を更新する。出
力負荷容量の大きいブロックを優先して駆動力可変ブロ
ックに置換することにより遅延の調整範囲を大きくする
ことができる。
【００４０】以降のステップは図４と同様である。ブロ
ックの配置ステップ４２では、更新された回路データ３
３に基づいて機能ブロックおよび駆動力可変ブロックを
配置し、ブロック間の配線ステップ４３で、回路データ
３３に記録されたブロック間接続情報に基づいて機能ブ
ロックおよび駆動力可変ブロックからなるブロック間を
配線し、シミュレーションステップ４４で、ブロック間
の配線ステップ４３までの配置配線結果から各ブロック
の負荷であるファンアウト容量および配線容量を算出
し、回路データ３３の各ブロックの出力ノードに付加し
て論理／遅延シミュレーションを行う。第２のタイミン
グ余裕判断ステップ４５で、各信号パスの所定の許容範
囲の外の遅延値を有するタイミング余裕の小さい信号パ
スがあるか否かを判断し、タイミング余裕の小さい信号
パスがある場合には改善対象信号パスとして検出し、駆
動力可変ブロックの出力倍率変更ステップ４７へ進む。
すべての信号パスの信号遅延が所定の許容範囲内に収ま
る場合には、配置配線結果出力ステップ４６へ進む。配
置配線結果出力ステップ４６へ進んだ場合には、ＬＳＩ
の配置配線結果を配置配線結果ファイル３４へ出力して
設計を終了する。駆動力可変ブロックの出力倍率変更ス
テップ４７へ進んだ場合には、改善対象信号パスに含ま
れる駆動力可変ブロックを抽出し、その出力を取り出す
出力端子を変更することにより駆動力を変更したのち
に、ブロック間の配線ステップ４３へ戻る。
ックの配置ステップ４２では、更新された回路データ３
３に基づいて機能ブロックおよび駆動力可変ブロックを
配置し、ブロック間の配線ステップ４３で、回路データ
３３に記録されたブロック間接続情報に基づいて機能ブ
ロックおよび駆動力可変ブロックからなるブロック間を
配線し、シミュレーションステップ４４で、ブロック間
の配線ステップ４３までの配置配線結果から各ブロック
の負荷であるファンアウト容量および配線容量を算出
し、回路データ３３の各ブロックの出力ノードに付加し
て論理／遅延シミュレーションを行う。第２のタイミン
グ余裕判断ステップ４５で、各信号パスの所定の許容範
囲の外の遅延値を有するタイミング余裕の小さい信号パ
スがあるか否かを判断し、タイミング余裕の小さい信号
パスがある場合には改善対象信号パスとして検出し、駆
動力可変ブロックの出力倍率変更ステップ４７へ進む。
すべての信号パスの信号遅延が所定の許容範囲内に収ま
る場合には、配置配線結果出力ステップ４６へ進む。配
置配線結果出力ステップ４６へ進んだ場合には、ＬＳＩ
の配置配線結果を配置配線結果ファイル３４へ出力して
設計を終了する。駆動力可変ブロックの出力倍率変更ス
テップ４７へ進んだ場合には、改善対象信号パスに含ま
れる駆動力可変ブロックを抽出し、その出力を取り出す
出力端子を変更することにより駆動力を変更したのち
に、ブロック間の配線ステップ４３へ戻る。
【００４１】図４のフロー図の設計方法では、回路設計
時に機能ブロックを用いるか駆動力可変ブロックを用い
るかを選択するので、タイミング余裕判断ステップ４５
で駆動力可変ブロックを含まない信号パスのタイミング
余裕が小さいと判断されることが絶対に生じないよう
に、大半の信号パスに対して駆動力可変ブロックを設け
ざるをえないが、本実施の形態においては、論理／遅延
シミュレーションによりタイミング余裕の小さい信号パ
スを抽出して、出力負荷容量の大きい機能ブロックを駆
動力可変ブロックに置換するので、占有面積において不
利な駆動力可変ブロックに置換するブロック数を少なく
することができ、ＬＳＩチップ面積を低減できるという
新たな効果が生じる。
時に機能ブロックを用いるか駆動力可変ブロックを用い
るかを選択するので、タイミング余裕判断ステップ４５
で駆動力可変ブロックを含まない信号パスのタイミング
余裕が小さいと判断されることが絶対に生じないよう
に、大半の信号パスに対して駆動力可変ブロックを設け
ざるをえないが、本実施の形態においては、論理／遅延
シミュレーションによりタイミング余裕の小さい信号パ
スを抽出して、出力負荷容量の大きい機能ブロックを駆
動力可変ブロックに置換するので、占有面積において不
利な駆動力可変ブロックに置換するブロック数を少なく
することができ、ＬＳＩチップ面積を低減できるという
新たな効果が生じる。
【００４２】次に、本発明の駆動力可変ブロックの第２
の実施の形態について説明する。図６（ａ）は、本発明
の駆動力可変ブロックの第２の実施の形態のレイアウト
図であり、図６（ｂ）は、その回路図である。第２の実
施の形態は、インバータ回路のみに適用する。
の実施の形態について説明する。図６（ａ）は、本発明
の駆動力可変ブロックの第２の実施の形態のレイアウト
図であり、図６（ｂ）は、その回路図である。第２の実
施の形態は、インバータ回路のみに適用する。
【００４３】駆動力可変ブロックＶＩＮＶは、仮想的に
所定の配線ピッチで縦横に設定された格子上に配置され
たインバータ回路パタンを備える第１のサブブロックＳ
１と、同じくインバータ回路パタンを備える第２のサブ
ブロックＳ２とを含んでいる。駆動力可変ブロックＶＩ
ＮＶは、第１のサブブロックＳ１の入力接続線パタンＩ
１に重なる格子点に設けられた第１の入力端子と、第２
のサブブロックＳ２の入力接続線パタンＩ２に重なる格
子点に設けられた第２の入力端子と、第１のサブブロッ
クの入力接続線パタンＩ１と第２のサブブロックの入力
接続線パタンＩ２とが設計基準に定められた最小配線間
隔以上で標準配線パタン幅以下の間隔だけ離れて配置さ
れた部分に設けられた第３の入力端子とを有している。
また、駆動力可変ブロックＶＩＮＶは、第１のサブブロ
ックＳ１の出力接続線パタンＯ１と重なる格子点に設け
られた第１の出力端子と、第２のサブブロックＳ２の出
力接続線パタンＯ２と重なる格子点に設けられた第２の
出力端子と、第１のサブブロックＳ１の出力接続線パタ
ンＯ１と第２のサブブロックＳ２の出力接続線パタンＯ
２とが設計基準に定められた最小配線間隔以上で標準配
線パタン幅以下の間隔だけ離れて配置された部分Ｏ３の
格子点に設けられた第３の出力端子とを有している。
所定の配線ピッチで縦横に設定された格子上に配置され
たインバータ回路パタンを備える第１のサブブロックＳ
１と、同じくインバータ回路パタンを備える第２のサブ
ブロックＳ２とを含んでいる。駆動力可変ブロックＶＩ
ＮＶは、第１のサブブロックＳ１の入力接続線パタンＩ
１に重なる格子点に設けられた第１の入力端子と、第２
のサブブロックＳ２の入力接続線パタンＩ２に重なる格
子点に設けられた第２の入力端子と、第１のサブブロッ
クの入力接続線パタンＩ１と第２のサブブロックの入力
接続線パタンＩ２とが設計基準に定められた最小配線間
隔以上で標準配線パタン幅以下の間隔だけ離れて配置さ
れた部分に設けられた第３の入力端子とを有している。
また、駆動力可変ブロックＶＩＮＶは、第１のサブブロ
ックＳ１の出力接続線パタンＯ１と重なる格子点に設け
られた第１の出力端子と、第２のサブブロックＳ２の出
力接続線パタンＯ２と重なる格子点に設けられた第２の
出力端子と、第１のサブブロックＳ１の出力接続線パタ
ンＯ１と第２のサブブロックＳ２の出力接続線パタンＯ
２とが設計基準に定められた最小配線間隔以上で標準配
線パタン幅以下の間隔だけ離れて配置された部分Ｏ３の
格子点に設けられた第３の出力端子とを有している。
【００４４】図６（ａ）のインバータ回路の駆動力可変
ブロックＶＩＮＶでは、第１のサブブロックＳ１のイン
バータ回路の駆動力を基本としたときに、第２のサブブ
ロックＳ２のインバータ回路の駆動力は２倍に設定され
ている。第１の入力接続線Ｉ１上に設けられた第１の入
力端子に入力を接続し第１の出力接続線Ｏ１上に設けら
れた第１の出力端子から出力線を取り出すときには基本
の駆動力となり、第２の入力接続線Ｉ２上に設けられた
第２の入力端子に入力を接続し第２の出力接続線Ｏ２に
設けられた第２の出力端子から出力線を取り出すときに
は基本駆動力の２倍の駆動力となり、第３の入力端子に
入力を接続し第３の出力端子から出力線を取り出すとき
は、第１の出力接続線Ｏ１と第２の出力接続線Ｏ２の両
方に接続されるので基本駆動力の３倍の駆動力とするこ
とができる。
ブロックＶＩＮＶでは、第１のサブブロックＳ１のイン
バータ回路の駆動力を基本としたときに、第２のサブブ
ロックＳ２のインバータ回路の駆動力は２倍に設定され
ている。第１の入力接続線Ｉ１上に設けられた第１の入
力端子に入力を接続し第１の出力接続線Ｏ１上に設けら
れた第１の出力端子から出力線を取り出すときには基本
の駆動力となり、第２の入力接続線Ｉ２上に設けられた
第２の入力端子に入力を接続し第２の出力接続線Ｏ２に
設けられた第２の出力端子から出力線を取り出すときに
は基本駆動力の２倍の駆動力となり、第３の入力端子に
入力を接続し第３の出力端子から出力線を取り出すとき
は、第１の出力接続線Ｏ１と第２の出力接続線Ｏ２の両
方に接続されるので基本駆動力の３倍の駆動力とするこ
とができる。
【００４５】図７は、駆動力可変ブロックＶＩＮＶの駆
動力を、基本駆動力、２倍駆動力、３倍駆動力とする際
のそれぞれに対応する端子の許可／禁止の設定を示す図
である。図７（ａ）は、基本駆動力に対応する端子の指
定を示す図であり、第１のサブブロックＳ１内の入力接
続線Ｉ１上にある第１の入力端子のすべてが、入力端子
接続許可領域２５に含まれる接続許可端子２１として設
定され、第２のサブブロックＳ２内の入力接続線Ｉ２上
にある第２の入力端子のすべてと第３の入力端子とが、
入力端子接続禁止領域２６に含まれる第１層メタルの通
過禁止格子点２３として設定される。また、第１のサブ
ブロックＳ１内の出力接続線Ｏ１上にある第１の出力端
子のすべてが、出力端子接続許可領域２２に含まれる接
続許可端子２１として設定され、第２のサブブロックＳ
２内の出力接続線Ｏ２上にある第２の出力端子のすべて
と第３の出力端子とが、出力端子接続禁止領域２４に含
まれる第１層メタルの通過禁止格子点２３として設定さ
れる。電源配線ＶＤＤ、接地配線ＧＮＤのパタンと重な
る格子点をも第１層メタル配線の通過禁止格子点２３と
して設定し、自動配置配線を行う。
動力を、基本駆動力、２倍駆動力、３倍駆動力とする際
のそれぞれに対応する端子の許可／禁止の設定を示す図
である。図７（ａ）は、基本駆動力に対応する端子の指
定を示す図であり、第１のサブブロックＳ１内の入力接
続線Ｉ１上にある第１の入力端子のすべてが、入力端子
接続許可領域２５に含まれる接続許可端子２１として設
定され、第２のサブブロックＳ２内の入力接続線Ｉ２上
にある第２の入力端子のすべてと第３の入力端子とが、
入力端子接続禁止領域２６に含まれる第１層メタルの通
過禁止格子点２３として設定される。また、第１のサブ
ブロックＳ１内の出力接続線Ｏ１上にある第１の出力端
子のすべてが、出力端子接続許可領域２２に含まれる接
続許可端子２１として設定され、第２のサブブロックＳ
２内の出力接続線Ｏ２上にある第２の出力端子のすべて
と第３の出力端子とが、出力端子接続禁止領域２４に含
まれる第１層メタルの通過禁止格子点２３として設定さ
れる。電源配線ＶＤＤ、接地配線ＧＮＤのパタンと重な
る格子点をも第１層メタル配線の通過禁止格子点２３と
して設定し、自動配置配線を行う。
【００４６】図７（ｂ）は、２倍駆動力に対応する端子
の指定を示す図であり、この場合には、第２のサブブロ
ックＳ２内の入力接続線Ｉ２上にある第２の入力端子の
すべてが、入力端子接続許可領域２５に含まれる接続許
可端子２１として設定され、第１のサブブロックＳ１内
の入力接続線Ｉ１上にある第２の入力端子のすべてと第
３の入力端子とが、入力端子接続禁止領域２６に含まれ
る第１層メタルの通過禁止格子点２３として設定され
る。また、第２のサブブロックＳ２内の出力接続線Ｏ２
上にある第２の出力端子のすべてが、出力端子接続許可
領域２２に含まれる接続許可端子２１として設定され、
第１のサブブロックＳ１内の出力接続線Ｏ１上にある第
２の出力端子のすべてと第３の出力端子とが、出力端子
接続禁止領域２４に含まれる第１層メタルの通過禁止格
子点２３として設定される。
の指定を示す図であり、この場合には、第２のサブブロ
ックＳ２内の入力接続線Ｉ２上にある第２の入力端子の
すべてが、入力端子接続許可領域２５に含まれる接続許
可端子２１として設定され、第１のサブブロックＳ１内
の入力接続線Ｉ１上にある第２の入力端子のすべてと第
３の入力端子とが、入力端子接続禁止領域２６に含まれ
る第１層メタルの通過禁止格子点２３として設定され
る。また、第２のサブブロックＳ２内の出力接続線Ｏ２
上にある第２の出力端子のすべてが、出力端子接続許可
領域２２に含まれる接続許可端子２１として設定され、
第１のサブブロックＳ１内の出力接続線Ｏ１上にある第
２の出力端子のすべてと第３の出力端子とが、出力端子
接続禁止領域２４に含まれる第１層メタルの通過禁止格
子点２３として設定される。
【００４７】同様に、図７（ｃ）は、３倍駆動力に対応
する端子の指定を示す図であり、この場合には、第３の
入力端子が入力端子接続許可領域２５に含まれる接続許
可端子２１として設定され、第１のサブブロックＳ１内
の入力接続線Ｉ１上にある第１の入力端子のすべてと第
２のサブブロックＳ２内の入力接続線Ｉ２上にある第２
の入力端子のすべてとが、入力端子接続禁止領域２６に
含まれる第１層メタルの通過禁止格子点２３として設定
される。また、第３の入力端子が出力端子接続許可領域
２２に含まれる接続許可端子２１として設定され、第１
のサブブロックＳ１内の出力接続線Ｏ１上にある第１の
出力端子のすべてと第２のサブブロックＳ２内の出力接
続線Ｏ２上にある第２の出力端子のすべてとが、出力端
子接続禁止領域２４に含まれる第１層メタルの通過禁止
格子点２３として設定される。自動配置配線では、ブロ
ック外からの入力線は第３の入力端子に接続されるが、
スルーホールパタン６を介して第１の入力接続線Ｉ１と
第２の入力接続線Ｉ２との両方に接続され、ブロック外
からの出力線は第３の出力端子に接続されるが、スルー
ホールパタン６を介して第１の出力接続線Ｏ１と第２の
出力接続線Ｏ２との両方に接続されることになるために
駆動力可変ブロックは３倍の駆動力となる。
する端子の指定を示す図であり、この場合には、第３の
入力端子が入力端子接続許可領域２５に含まれる接続許
可端子２１として設定され、第１のサブブロックＳ１内
の入力接続線Ｉ１上にある第１の入力端子のすべてと第
２のサブブロックＳ２内の入力接続線Ｉ２上にある第２
の入力端子のすべてとが、入力端子接続禁止領域２６に
含まれる第１層メタルの通過禁止格子点２３として設定
される。また、第３の入力端子が出力端子接続許可領域
２２に含まれる接続許可端子２１として設定され、第１
のサブブロックＳ１内の出力接続線Ｏ１上にある第１の
出力端子のすべてと第２のサブブロックＳ２内の出力接
続線Ｏ２上にある第２の出力端子のすべてとが、出力端
子接続禁止領域２４に含まれる第１層メタルの通過禁止
格子点２３として設定される。自動配置配線では、ブロ
ック外からの入力線は第３の入力端子に接続されるが、
スルーホールパタン６を介して第１の入力接続線Ｉ１と
第２の入力接続線Ｉ２との両方に接続され、ブロック外
からの出力線は第３の出力端子に接続されるが、スルー
ホールパタン６を介して第１の出力接続線Ｏ１と第２の
出力接続線Ｏ２との両方に接続されることになるために
駆動力可変ブロックは３倍の駆動力となる。
【００４８】図８（ａ）は、駆動力可変ブロックＶＩＮ
Ｖを基本の駆動力の駆動力可変ブロックＶＩＮＶ（１）
としたときのレイアウトパタンの一例を示す図であり、
図８（ｂ）は、これに対応する回路図である。
Ｖを基本の駆動力の駆動力可変ブロックＶＩＮＶ（１）
としたときのレイアウトパタンの一例を示す図であり、
図８（ｂ）は、これに対応する回路図である。
【００４９】図８（ａ）では、ブロック外からの第２層
メタルパタン７の入力線ＩＮと駆動力可変ブロックＶＩ
ＮＶのサブブロックＳ１の入力接続線Ｉ１とが重なる格
子点に、第１層メタルと第２層メタルとを接続するため
のスルーホールパタン６が設置され、また、ブロック外
への第２層メタルパタン７の出力線ＯＵＴとサブブロッ
クＳ１内の第１の出力接続線Ｏ１とが重なる格子点にス
ルーホールパタン６が設置されている。これにより、図
８（ｂ）に示すように、駆動力可変ブロックＶＩＮＶ
（１）は、基本の駆動力を有するインバータ回路として
使用できる。
メタルパタン７の入力線ＩＮと駆動力可変ブロックＶＩ
ＮＶのサブブロックＳ１の入力接続線Ｉ１とが重なる格
子点に、第１層メタルと第２層メタルとを接続するため
のスルーホールパタン６が設置され、また、ブロック外
への第２層メタルパタン７の出力線ＯＵＴとサブブロッ
クＳ１内の第１の出力接続線Ｏ１とが重なる格子点にス
ルーホールパタン６が設置されている。これにより、図
８（ｂ）に示すように、駆動力可変ブロックＶＩＮＶ
（１）は、基本の駆動力を有するインバータ回路として
使用できる。
【００５０】図８（ｃ）は、駆動力可変ブロックＶＩＮ
Ｖを３倍の駆動力の駆動力可変ブロックＶＩＮＶ（３）
として用いるときのレイアウトパタンの一例を示す図で
あり、図８（ｄ）は、これに対応する回路図である。
Ｖを３倍の駆動力の駆動力可変ブロックＶＩＮＶ（３）
として用いるときのレイアウトパタンの一例を示す図で
あり、図８（ｄ）は、これに対応する回路図である。
【００５１】図８（ｃ）では、ブロック外からの第２層
メタルパタン７の入力線ＩＮと第３の入力端子とが重な
る格子点にスルーホールパタン６が設置され、また、ブ
ロック外へ取り出す第２層メタルパタン７の出力線ＯＵ
Ｔと第３の出力端子が重なる格子点にスルーホールパタ
ン６が設置されている。スルーホールパタン６が標準の
配線幅以上の辺長の第１層メタル矩形パターンを有する
ため、第２層メタルパタン７の入力線ＩＮがスルーホー
ル６を介して第１のサブブロックＳ１の第１の入力接続
線Ｉ１および第２のサブブロックＳ２の第２の入力接続
線Ｉ２の両方に接続される。同様に、第２層メタルパタ
ン７の出力線ＯＵＴがスルーホール６を介して第１の出
力接続線Ｏ１および第２の出力接続線Ｏ２の両方に接続
されるので、図８（ｄ）に示すように、駆動力可変ブロ
ックＶＩＮＶ（３）は、３倍の駆動力を有するインバー
タ回路として用いることができる。
メタルパタン７の入力線ＩＮと第３の入力端子とが重な
る格子点にスルーホールパタン６が設置され、また、ブ
ロック外へ取り出す第２層メタルパタン７の出力線ＯＵ
Ｔと第３の出力端子が重なる格子点にスルーホールパタ
ン６が設置されている。スルーホールパタン６が標準の
配線幅以上の辺長の第１層メタル矩形パターンを有する
ため、第２層メタルパタン７の入力線ＩＮがスルーホー
ル６を介して第１のサブブロックＳ１の第１の入力接続
線Ｉ１および第２のサブブロックＳ２の第２の入力接続
線Ｉ２の両方に接続される。同様に、第２層メタルパタ
ン７の出力線ＯＵＴがスルーホール６を介して第１の出
力接続線Ｏ１および第２の出力接続線Ｏ２の両方に接続
されるので、図８（ｄ）に示すように、駆動力可変ブロ
ックＶＩＮＶ（３）は、３倍の駆動力を有するインバー
タ回路として用いることができる。
【００５２】駆動力可変ブロックの第２の実施の形態の
一実施例である図６の駆動力可変ブロックＶＩＮＶを図
８（ａ）のように基本駆動力として用いる場合には、第
２のサブブロックＳ２内の２倍駆動力のインバータ回路
の入力接続線Ｉ２がフローティング状態にある。このよ
うにゲート電極が未接続で電位が固定されない状態のト
ランジスタが存在するときには、ＣＭＯＳインバータを
構成するＰチャネルトランジスタとＮチャネルトランジ
スタの両方が導通状態となって消費電力が増大する可能
性があるので好ましくないが、未接続のゲート電極を電
源配線ＶＤＤまたは接地配線ＧＮＤに接続して遮断状態
に固定することにより、図１の駆動力可変ブロックのイ
ンバータ回路よりも消費電力を低減することができる。
一実施例である図６の駆動力可変ブロックＶＩＮＶを図
８（ａ）のように基本駆動力として用いる場合には、第
２のサブブロックＳ２内の２倍駆動力のインバータ回路
の入力接続線Ｉ２がフローティング状態にある。このよ
うにゲート電極が未接続で電位が固定されない状態のト
ランジスタが存在するときには、ＣＭＯＳインバータを
構成するＰチャネルトランジスタとＮチャネルトランジ
スタの両方が導通状態となって消費電力が増大する可能
性があるので好ましくないが、未接続のゲート電極を電
源配線ＶＤＤまたは接地配線ＧＮＤに接続して遮断状態
に固定することにより、図１の駆動力可変ブロックのイ
ンバータ回路よりも消費電力を低減することができる。
【００５３】図９および図１１は、可変ブロックライブ
ラリ３２が、図６の駆動力可変ブロックＶＩＮＶだけを
含むか、または、図６の駆動力可変ブロックＶＩＮＶ
と、図１の構成のインバータ回路以外の論理回路とを含
む場合に、ゲート電極が未接続のトランジスタを検出し
て電位固定するステップを追加したＬＳＩ設計方法であ
る。
ラリ３２が、図６の駆動力可変ブロックＶＩＮＶだけを
含むか、または、図６の駆動力可変ブロックＶＩＮＶ
と、図１の構成のインバータ回路以外の論理回路とを含
む場合に、ゲート電極が未接続のトランジスタを検出し
て電位固定するステップを追加したＬＳＩ設計方法であ
る。
【００５４】図９においては、回路設計４１ステップか
らタイミング余裕判断ステップ４５までと、出力倍率変
更ステップ４７および配置配線結果出力ステップ４６に
ついては図４に示したＬＳＩ設計方法の第１の実施の形
態と同様であるが、タイミング余裕判断ステップ４５と
配置配線結果出力ステップ４６との間に未接続ゲート検
出ステップ６１と、ゲート電位固定処理ステップ６２と
が挿入されている点が異なっている。
らタイミング余裕判断ステップ４５までと、出力倍率変
更ステップ４７および配置配線結果出力ステップ４６に
ついては図４に示したＬＳＩ設計方法の第１の実施の形
態と同様であるが、タイミング余裕判断ステップ４５と
配置配線結果出力ステップ４６との間に未接続ゲート検
出ステップ６１と、ゲート電位固定処理ステップ６２と
が挿入されている点が異なっている。
【００５５】タイミング余裕判断ステップ４５で、すべ
ての信号パスについて十分なタイミング余裕が確保され
ていると判断されたのちに、未接続ゲート検出ステップ
６１に進み、駆動力可変ブロックの第１のサブブロック
Ｓ１と前記第２のサブブロックＳ２のうちゲート電極が
未接続のサブブロックがあるか否かを判断する。未接続
のゲート電極があると判断された場合には、ゲート電位
固定処理ステップ６２へ進んで、ゲート電極を電源線パ
タンＶＤＤまたは接地線パタンＧＮＤに接続したのち
に、配置配線結果出力ステップ４６へ進む。未接続ゲー
ト検出ステップ６１でゲート電極が未接続のサブブロッ
クがないと判断された場合には配置配線結果出力ステッ
プ４６へ進む。
ての信号パスについて十分なタイミング余裕が確保され
ていると判断されたのちに、未接続ゲート検出ステップ
６１に進み、駆動力可変ブロックの第１のサブブロック
Ｓ１と前記第２のサブブロックＳ２のうちゲート電極が
未接続のサブブロックがあるか否かを判断する。未接続
のゲート電極があると判断された場合には、ゲート電位
固定処理ステップ６２へ進んで、ゲート電極を電源線パ
タンＶＤＤまたは接地線パタンＧＮＤに接続したのち
に、配置配線結果出力ステップ４６へ進む。未接続ゲー
ト検出ステップ６１でゲート電極が未接続のサブブロッ
クがないと判断された場合には配置配線結果出力ステッ
プ４６へ進む。
【００５６】図１０は、ゲート電位固定処理ステップ６
２を説明する図である。図１０（ａ）のように、未接続
ゲート検出ステップ６１で検出したゲート電極に接続す
る入力接続線を入力端子接続許可領域２５としてこれに
含まれる入力端子を接続許可端子２１と、予め定められ
た接地端子接続許可領域２７に含まれる接続許可端子２
１とを電位固定配線２８により接続する。図１０（ｂ）
は、電位固定処理ステップ後の駆動力可変ブロックＶＩ
ＮＶ（１）のレイアウトパタンであり、第１層メタルの
第２の入力接続線Ｉ２は、第１層メタルの電位固定配線
部２８ａにより同じく第１メタル配線層の接地配線ＧＮ
Ｄに接続されている。
２を説明する図である。図１０（ａ）のように、未接続
ゲート検出ステップ６１で検出したゲート電極に接続す
る入力接続線を入力端子接続許可領域２５としてこれに
含まれる入力端子を接続許可端子２１と、予め定められ
た接地端子接続許可領域２７に含まれる接続許可端子２
１とを電位固定配線２８により接続する。図１０（ｂ）
は、電位固定処理ステップ後の駆動力可変ブロックＶＩ
ＮＶ（１）のレイアウトパタンであり、第１層メタルの
第２の入力接続線Ｉ２は、第１層メタルの電位固定配線
部２８ａにより同じく第１メタル配線層の接地配線ＧＮ
Ｄに接続されている。
【００５７】図１１は、図５に対応し、回路設計４１ス
テップから第１のタイミング余裕判断ステップ５１およ
び可変ブロック置換ステップ５２を含めて第２のタイミ
ング余裕判断ステップ４５までと、出力倍率変更ステッ
プ４７および配置配線結果出力ステップ４６とについて
は、図５に示したＬＳＩ設計方法の第２の実施の形態と
同様である。第２のタイミング余裕判断ステップ４５と
配置配線結果出力ステップ４６との間に未接続ゲート検
出ステップ６１と、ゲート電位固定処理ステップ６２と
が挿入されている点が異なっている。未接続ゲート検出
ステップ６１とゲート電位固定処理ステップ６２の詳細
については図９と同様であるので省略する。
テップから第１のタイミング余裕判断ステップ５１およ
び可変ブロック置換ステップ５２を含めて第２のタイミ
ング余裕判断ステップ４５までと、出力倍率変更ステッ
プ４７および配置配線結果出力ステップ４６とについて
は、図５に示したＬＳＩ設計方法の第２の実施の形態と
同様である。第２のタイミング余裕判断ステップ４５と
配置配線結果出力ステップ４６との間に未接続ゲート検
出ステップ６１と、ゲート電位固定処理ステップ６２と
が挿入されている点が異なっている。未接続ゲート検出
ステップ６１とゲート電位固定処理ステップ６２の詳細
については図９と同様であるので省略する。
【００５８】図９または図１１の設計方法により、図６
のような入力端子と出力端子の両方の接続を変更する形
式のインバータ回路の駆動力可変ブロックを用いたと
き、ゲート電極が未接続で電位が固定されない状態のト
ランジスタを検出してゲート電極の電位を固定し遮断状
態にするので、消費電力を低減することができる。
のような入力端子と出力端子の両方の接続を変更する形
式のインバータ回路の駆動力可変ブロックを用いたと
き、ゲート電極が未接続で電位が固定されない状態のト
ランジスタを検出してゲート電極の電位を固定し遮断状
態にするので、消費電力を低減することができる。
【００５９】
【発明の効果】以上のように、本発明の駆動力可変ブロ
ックおよびこれを用いたＬＳＩ設計方法を適用すること
により、駆動力可変ブロックの遅延値を増減して信号パ
スの遅延値を増減することができるので、タイミング調
整を精度良く行うことができる。また、駆動力の変更
は、駆動力可変ブロックの出力を取り出す出力端子を変
更するだけであるので、Ｐ型拡散領域パタン、Ｎ型拡散
領域パタンおよびゲート電極パタンなどのＬＳＩ製造の
初期段階に使用するレチクルを早期に作成することが可
能となる。
ックおよびこれを用いたＬＳＩ設計方法を適用すること
により、駆動力可変ブロックの遅延値を増減して信号パ
スの遅延値を増減することができるので、タイミング調
整を精度良く行うことができる。また、駆動力の変更
は、駆動力可変ブロックの出力を取り出す出力端子を変
更するだけであるので、Ｐ型拡散領域パタン、Ｎ型拡散
領域パタンおよびゲート電極パタンなどのＬＳＩ製造の
初期段階に使用するレチクルを早期に作成することが可
能となる。
【図１】（ａ）は、本発明の駆動力可変ブロックのレイ
アウト図であり、（ｂ）は、その回路図である。
アウト図であり、（ｂ）は、その回路図である。
【図２】図１の駆動力可変ブロックの端子の許可／禁止
の設定を示す図であり、（ａ）が基本駆動力、（ｂ）が
２倍駆動力、（ｃ）が３倍駆動力の場合である。
の設定を示す図であり、（ａ）が基本駆動力、（ｂ）が
２倍駆動力、（ｃ）が３倍駆動力の場合である。
【図３】（ａ）は、基本の駆動力の場合のレイアウトパ
タンの一例を示す図であり、（ｂ）は、その回路図であ
り、（ｃ）は、３倍駆動力のレイアウトパタンの一例を
示す図であり、（ｄ）は、その回路図である。
タンの一例を示す図であり、（ｂ）は、その回路図であ
り、（ｃ）は、３倍駆動力のレイアウトパタンの一例を
示す図であり、（ｄ）は、その回路図である。
【図４】本発明の図１の駆動力可変ブロックを用いた設
計方法のフロー図である。
計方法のフロー図である。
【図５】本発明の図１の駆動力可変ブロックを用いた他
の設計方法のフロー図である。
の設計方法のフロー図である。
【図６】（ａ）は、本発明の他の駆動力可変ブロックの
レイアウト図であり、（ｂ）は、その回路図である。
レイアウト図であり、（ｂ）は、その回路図である。
【図７】図６の駆動力可変ブロックの端子の許可／禁止
の設定を示す図であり、（ａ）が基本駆動力、（ｂ）が
２倍駆動力、（ｃ）が３倍駆動力の場合である。
の設定を示す図であり、（ａ）が基本駆動力、（ｂ）が
２倍駆動力、（ｃ）が３倍駆動力の場合である。
【図８】（ａ）は、基本の駆動力の場合のレイアウトパ
タンの一例を示す図であり、（ｂ）は、その回路図であ
り、（ｃ）は、３倍駆動力のレイアウトパタンの一例を
示す図であり、（ｄ）は、その回路図である。
タンの一例を示す図であり、（ｂ）は、その回路図であ
り、（ｃ）は、３倍駆動力のレイアウトパタンの一例を
示す図であり、（ｄ）は、その回路図である。
【図９】本発明の図６の駆動力可変ブロックを用いた設
計方法のフロー図である。
計方法のフロー図である。
【図１０】ゲート電位固定処理ステップを説明する図で
ある。
ある。
【図１１】本発明の図６の駆動力可変ブロックを用いた
他の設計方法のフロー図である。
他の設計方法のフロー図である。
【図１２】第１の従来例のインバータ回路の可変ブロッ
クのレイアウトパタン図である。
クのレイアウトパタン図である。
【図１３】第２の従来例のインバータ回路ブロックのレ
イアウトパタン図である。
イアウトパタン図である。
１ Ｐ型拡散領域パタン ２ Ｎ型拡散領域パタン ３ ゲート電極パタン ４ａ，４ｂ コンタクトパタン ５ 第１層メタルパタン ６ スルーホールパタン ７ 第２層メタルパタン ２１ 接続許可端子 ２３ 第１層メタルの通過禁止格子点 ２４ 出力端子接続禁止領域 ＶＯＲ，ＶＩＮＶ 駆動力可変ブロック ＬＧ，Ｓ１，Ｓ２ サブブロック
フロントページの続き Ｆターム(参考） 5B046 AA08 BA05 BA06 JA05 5F064 BB04 BB06 BB07 BB26 BB40 CC12 DD02 DD09 DD20 DD25 DD26 EE02 EE08 EE09 EE13 EE19 EE22 EE26 EE27 EE43 EE47 EE52 FF09 FF48 HH06 HH08 HH09 HH11 HH12
Claims (7)
- 【請求項１】 インバータ回路パタンを備える第１およ
び第２のサブブロックを含み、前記第１のサブブロック
の出力接続線パタン上に設けられた第１の出力端子と前
記第２のサブブロックの出力接続線パタン上に設けられ
た第２の出力端子と前記第１のサブブロックの出力接続
線パタンと前記第２のサブブロックの出力接続線パタン
とが標準配線パタン幅以下の間隔だけ離れて配置された
部分に設けられた第３の出力端子とを有することを特徴
とする駆動力可変ブロック。 - 【請求項２】 １以上のブロック入力接続線を有する論
理回路パタンを備える論理回路サブブロックと、前記論
理回路サブブロックの出力が共通に入力に接続されそれ
ぞれがインバータ回路パタンを備える第１のサブブロッ
クおよび第２のサブブロックとを含み、前記第１のサブ
ブロックの出力接続線パタン上に設けられた第１の出力
端子と前記第２のサブブロックの出力接続線パタン上に
設けられた第２の出力端子と前記第１のサブブロックの
出力接続線パタンと前記第２のサブブロックの出力接続
線パタンとが標準配線パタン幅以下の間隔だけ離れて配
置された部分に設けられた第３の出力端子とを有するこ
とを特徴とする駆動力可変ブロック。 - 【請求項３】 それぞれがインバータ回路パタンを備え
る第１および第２のサブブロックを含み、前記第１のサ
ブブロックの入力接続線パタン上に設けられた第１の入
力端子と前記第２のサブブロックの入力接続線パタン上
に設けられた第２の入力端子と前記第１のサブブロック
の入力接続線パタンと前記第２のサブブロックの入力接
続線パタンとが標準配線パタン幅以下の間隔だけ離れて
配置された部分に設けられた第３の入力端子と前記第１
のサブブロックの出力接続線パタン上に設けられた第１
の出力端子と前記第２のサブブロックの出力接続線パタ
ン上に設けられた第２の出力端子と前記第１のサブブロ
ックの出力接続線パタンと前記第２のサブブロックの出
力接続線パタンとが標準配線パタン幅以下の間隔だけ離
れて配置された部分に設けられた第３の出力端子とを有
することを特徴とする駆動力可変ブロック。 - 【請求項４】 インバータ回路パタンを備える第１およ
び第２のサブブロックを含み前記第１のサブブロックの
出力接続線パタン上に設けられた第１の出力端子と前記
第２のサブブロックの出力接続線パタン上に設けられた
第２の出力端子と前記第１のサブブロックの出力接続線
パタンと前記第２のサブブロックの出力接続線パタンと
が標準配線パタン幅以下の間隔だけ離れて配置された部
分に設けられた第３の出力端子とを有する駆動力可変ブ
ロックと、単一の駆動力に対応した出力端子を有する機
能ブロックとを用いた設計方法であって、 信号遅延値が規定された信号パスのうち予め指定された
信号パスについて少なくとも１個の前記駆動力可変ブロ
ックを含んでＬＳＩの回路を設計し回路データを作成す
るステップと、 前記回路データに基づいて配置配線し、各ブロックの負
荷を抽出して信号パスの遅延値を算出し、所定の許容範
囲の外の遅延値を有する信号パスがあれば改善対象信号
パスとして検出するステップと、 前記改善対象信号パスに含まれる駆動力可変ブロックの
取り出し出力端子を変更することにより駆動力を変更す
るステップとを有することを特徴とする駆動力可変ブロ
ックを用いた設計方法。 - 【請求項５】 インバータ回路パタンを備える第１およ
び第２のサブブロックを含み前記第１のサブブロックの
出力接続線パタン上に設けられた第１の出力端子と前記
第２のサブブロックの出力接続線パタン上に設けられた
第２の出力端子と前記第１のサブブロックの出力接続線
パタンと前記第２のサブブロックの出力接続線パタンと
が標準配線パタン幅以下の間隔だけ離れて配置された部
分に設けられた第３の出力端子とを有する駆動力可変ブ
ロックと、単一の駆動力に対応した出力端子を有する機
能ブロックとを用いた設計方法であって、 機能ブロックを用いてＬＳＩの回路を設計し回路データ
を作成するステップと、 前記回路データの信号パスから信号遅延の見積もり値が
所定の割合の範囲外の値を有する信号パスに対して少な
くとも１個の機能ブロックを前記駆動力可変ブロックに
置換して回路データを更新するステップと、 更新された回路データに基づいて配置配線し、各ブロッ
クの負荷を抽出して信号パスの遅延値を算出し、所定の
許容範囲の外の遅延値を有する信号パスがあれば改善対
象信号パスとして検出するステップと、 前記改善対象信号パスが前記駆動力可変ブロックを含む
ときに該駆動力可変ブロックの取り出し出力端子を変更
することにより駆動力を変更するステップとを有するこ
とを特徴とする駆動力可変ブロックを用いた設計方法。 - 【請求項６】 インバータ回路パタンを備える第１およ
び第２のサブブロックを含み前記第１のサブブロックの
出力接続線パタン上に設けられた第１の出力端子と前記
第２のサブブロックの出力接続線パタン上に設けられた
第２の出力端子と前記第１のサブブロックの出力接続線
パタンと前記第２のサブブロックの出力接続線パタンと
が標準配線パタン幅以下の間隔だけ離れて配置された部
分に設けられた第３の出力端子とを有する駆動力可変ブ
ロックと、単一の駆動力に対応した出力端子を有する機
能ブロックとを用いた設計方法であって、 信号遅延値が規定された信号パスのうち予め指定された
信号パスについて少なくとも１個の前記駆動力可変ブロ
ックを含んでＬＳＩの回路を設計し回路データを作成す
るステップと、 前記回路データに基づいて配置配線し、各ブロックの負
荷を抽出して信号パスの遅延値を算出し、所定の許容範
囲の外の遅延値を有する信号パスがあれば改善対象信号
パスとして検出するステップと、 前記改善対象信号パスに含まれる駆動力可変ブロックの
取り出し出力端子を変更することにより駆動力を変更す
るステップと、 すべての改善対象信号パスの処理完了後にそれぞれの駆
動力可変ブロックの前記第１のサブブロックと前記第２
のサブブロックのうちゲート電極が未接続のサブブロッ
クがあれば未接続のゲート電極を電源線または接地線に
接続するステップとを有することを特徴とする駆動力可
変ブロックを用いた設計方法。 - 【請求項７】 インバータ回路パタンを備える第１およ
び第２のサブブロックを含み前記第１のサブブロックの
出力接続線パタン上に設けられた第１の出力端子と前記
第２のサブブロックの出力接続線パタン上に設けられた
第２の出力端子と前記第１のサブブロックの出力接続線
パタンと前記第２のサブブロックの出力接続線パタンと
が標準配線パタン幅以下の間隔だけ離れて配置された部
分に設けられた第３の出力端子とを有する駆動力可変ブ
ロックと、単一の駆動力に対応した出力端子を有する機
能ブロックとを用いた設計方法であって、 機能ブロックを用いてＬＳＩの回路を設計し回路データ
を作成するステップと、 前記回路データの信号パスから信号遅延の見積もり値が
所定の割合の範囲外の値を有する信号パスに対して少な
くとも１個の機能ブロックを前記駆動力可変ブロックに
置換して回路データを更新するステップと、 更新された回路データに基づいて配置配線し、各ブロッ
クの負荷を抽出して信号パスの遅延値を算出し、規定さ
れた遅延値に対して所定の範囲外の遅延値を有する信号
パスがあれば改善対象信号パスとして検出するステップ
と、 前記改善対象信号パスが前記駆動力可変ブロックを含む
ときに該駆動力可変ブロックの取り出し出力端子を変更
することにより駆動力を変更するステップと、 すべての改善対象信号パスの処理完了後にそれぞれの駆
動力可変ブロックの前記第１のサブブロックと前記第２
のサブブロックのうちゲート電極が未接続のサブブロッ
クがあれば未接続のゲート電極を電源線または接地線に
接続するステップとを有することを特徴とする駆動力可
変ブロックを用いた設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394799A JP2002198430A (ja) | 2000-12-26 | 2000-12-26 | 駆動力可変ブロックおよびこれを用いたｌｓｉ設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394799A JP2002198430A (ja) | 2000-12-26 | 2000-12-26 | 駆動力可変ブロックおよびこれを用いたｌｓｉ設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002198430A true JP2002198430A (ja) | 2002-07-12 |
Family
ID=18860365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000394799A Pending JP2002198430A (ja) | 2000-12-26 | 2000-12-26 | 駆動力可変ブロックおよびこれを用いたｌｓｉ設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002198430A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200217A (ja) * | 2008-02-21 | 2009-09-03 | Nec Corp | 半導体集積回路 |
| JP2015125779A (ja) * | 2013-12-26 | 2015-07-06 | エックスプライアント， インコーポレイテッド | 基本セルの小集合によって構築された可変駆動能力クロックドライバを備えた可変駆動能力クロックインバータを用いて構成されたクロックネットワークをチューニングするシステムおよび方法 |
| US10749800B2 (en) | 2013-12-30 | 2020-08-18 | Cavium International | Apparatus and method of generating lookups and making decisions for packet modifying and forwarding in a software-defined network engine |
| US10785169B2 (en) | 2013-12-30 | 2020-09-22 | Marvell Asia Pte, Ltd. | Protocol independent programmable switch (PIPS) for software defined data center networks |
| US10782907B2 (en) | 2013-12-27 | 2020-09-22 | Marvell Asia Pte, Ltd. | Method and system for reconfigurable parallel lookups using multiple shared memories |
-
2000
- 2000-12-26 JP JP2000394799A patent/JP2002198430A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4552073B2 (ja) * | 2008-02-21 | 2010-09-29 | 日本電気株式会社 | 半導体集積回路 |
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| US11677664B2 (en) | 2013-12-30 | 2023-06-13 | Marvell Asia Pte, Ltd. | Apparatus and method of generating lookups and making decisions for packet modifying and forwarding in a software-defined network engine |
| US11824796B2 (en) | 2013-12-30 | 2023-11-21 | Marvell Asia Pte, Ltd. | Protocol independent programmable switch (PIPS) for software defined data center networks |
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Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060307 |
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| RD01 | Notification of change of attorney |
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