JP3015640B2 - 半導体集積回路の誤動作の判定方法 - Google Patents
半導体集積回路の誤動作の判定方法Info
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- JP3015640B2 JP3015640B2 JP5283568A JP28356893A JP3015640B2 JP 3015640 B2 JP3015640 B2 JP 3015640B2 JP 5283568 A JP5283568 A JP 5283568A JP 28356893 A JP28356893 A JP 28356893A JP 3015640 B2 JP3015640 B2 JP 3015640B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の誤動
作の判定方法に関する。近年、半導体集積回路の大規模
化に伴い、フリップフロップに供給されるクロック間の
時間のずれによって生ずる回路の誤動作が問題になって
いる。本発明は、パターンレイアウトの作成前に、半導
体集積回路が誤動作するか否かを予測する方法を提供す
ることを目的とする。
作の判定方法に関する。近年、半導体集積回路の大規模
化に伴い、フリップフロップに供給されるクロック間の
時間のずれによって生ずる回路の誤動作が問題になって
いる。本発明は、パターンレイアウトの作成前に、半導
体集積回路が誤動作するか否かを予測する方法を提供す
ることを目的とする。
【０００２】
【従来の技術】近年の大規模半導体集積回路において
は、データ圧縮等を行うデータ処理ＬＳＩに代表される
ような、数百〜数千個のフリップフロップを含むものが
ある。この種の大規模半導体集積回路では、配線面積を
抑えるため、２層アルミ配線技術を適用してこれらフリ
ップフロップにクロック信号を供給するクロックライン
の集積化を図っている。しかし、一方でクロックスキュ
ーと呼ばれるクロック間の時間のずれによって生ずる回
路の誤動作が問題になっている。
は、データ圧縮等を行うデータ処理ＬＳＩに代表される
ような、数百〜数千個のフリップフロップを含むものが
ある。この種の大規模半導体集積回路では、配線面積を
抑えるため、２層アルミ配線技術を適用してこれらフリ
ップフロップにクロック信号を供給するクロックライン
の集積化を図っている。しかし、一方でクロックスキュ
ーと呼ばれるクロック間の時間のずれによって生ずる回
路の誤動作が問題になっている。
【０００３】以下で、このクロックスキュ−による回路
の誤動作を図９乃至図１１を参照しながら具体的に説明
する。今、図９に示す回路において、ＤＦＦ１とＤＦＦ
２に供給されるクロックＣＬＫのずれは全くないはずで
ある。ところが、図に示す回路をＬＳＩ化すると、図１
０に示す如く、配線の寄生抵抗Ｒと寄生容量Ｃが存在す
るようになり、このためクロックＣＬＫ１，ＣＬＫ２の
間に時間のずれを生じる。この時間のずれが、クロック
スキューと呼ばれるものである。次に、図１１に示すタ
イミング図を参照しながら、クロックスキューによる誤
動作の問題を説明する。（１）クロックスキューが無い
時（正常動作） ＤＦＦ１の入力（ＩＮ１）の変化は、時刻ｔ1で出力Ｏ
１の変化となる。そして、Ｏ１の変化は、時刻ｔ2でＤ
ＦＦ２に取り込まれ、時刻ｔ3でＤＦＦ２の出力Ｏ２と
して出力される。 （２）クロックスキュ−があるとき（誤動作） ＤＦＦ１の出力Ｏ１が、時刻ｔ1’より早くＤＦＦ２の
入力ＩＮ２へ到達してしまうと（本来ならば時刻ｔ2で
ＤＦＦ２へ取り込まれるはずであるが）、クロックスキ
ュー（ｔ1〜ｔ1'）の間にＤＦＦ２に取り込まれ、時刻
ｔ1’で出力Ｏ２として出てしまう。つまり、信号がつ
つ抜けになってしまう。これが、クロックスキューによ
る誤動作である。なお上記の誤動作は、クロックスキュ
ーの値が小さいか、あるいはＤＦＦ１の信号がＯ１から
ＩＮ２へ伝達される時間がクロックスキュー値よりも大
であれば、発生しない。
の誤動作を図９乃至図１１を参照しながら具体的に説明
する。今、図９に示す回路において、ＤＦＦ１とＤＦＦ
２に供給されるクロックＣＬＫのずれは全くないはずで
ある。ところが、図に示す回路をＬＳＩ化すると、図１
０に示す如く、配線の寄生抵抗Ｒと寄生容量Ｃが存在す
るようになり、このためクロックＣＬＫ１，ＣＬＫ２の
間に時間のずれを生じる。この時間のずれが、クロック
スキューと呼ばれるものである。次に、図１１に示すタ
イミング図を参照しながら、クロックスキューによる誤
動作の問題を説明する。（１）クロックスキューが無い
時（正常動作） ＤＦＦ１の入力（ＩＮ１）の変化は、時刻ｔ1で出力Ｏ
１の変化となる。そして、Ｏ１の変化は、時刻ｔ2でＤ
ＦＦ２に取り込まれ、時刻ｔ3でＤＦＦ２の出力Ｏ２と
して出力される。 （２）クロックスキュ−があるとき（誤動作） ＤＦＦ１の出力Ｏ１が、時刻ｔ1’より早くＤＦＦ２の
入力ＩＮ２へ到達してしまうと（本来ならば時刻ｔ2で
ＤＦＦ２へ取り込まれるはずであるが）、クロックスキ
ュー（ｔ1〜ｔ1'）の間にＤＦＦ２に取り込まれ、時刻
ｔ1’で出力Ｏ２として出てしまう。つまり、信号がつ
つ抜けになってしまう。これが、クロックスキューによ
る誤動作である。なお上記の誤動作は、クロックスキュ
ーの値が小さいか、あるいはＤＦＦ１の信号がＯ１から
ＩＮ２へ伝達される時間がクロックスキュー値よりも大
であれば、発生しない。
【０００４】
【発明が解決しようとする課題】しかしながら、フリッ
プフロップが数百〜数千個もあると、その接続関係も複
雑であり、回路の誤動作の判定をするのは極めて困難で
あった。このため、事前に定量的な評価が十分できず、
実際のＬＳＩを試作して始めてクロックスキューによる
回路の誤動作が判明する場合が多かった。
プフロップが数百〜数千個もあると、その接続関係も複
雑であり、回路の誤動作の判定をするのは極めて困難で
あった。このため、事前に定量的な評価が十分できず、
実際のＬＳＩを試作して始めてクロックスキューによる
回路の誤動作が判明する場合が多かった。
【０００５】本発明は、上記の問題点に鑑みて創作され
たものであり、パターンレイアウトの作成前に、半導体
集積回路が誤動作するか否かを、迅速にかつ正確に予測
し得る方法を提供することを目的としている。
たものであり、パターンレイアウトの作成前に、半導体
集積回路が誤動作するか否かを、迅速にかつ正確に予測
し得る方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路の誤動作の判定方法は、相互に接続された２つのフ
リップフロップ間のクロックスキュー耐性値と前記クロ
ックラインのクロックスキュー値とを回路シミュレーシ
ョンから求め、前記クロックスキュー耐性値と前記クロ
ックスキュー値の大小を比較して判定することを特徴と
している。
回路の誤動作の判定方法は、相互に接続された２つのフ
リップフロップ間のクロックスキュー耐性値と前記クロ
ックラインのクロックスキュー値とを回路シミュレーシ
ョンから求め、前記クロックスキュー耐性値と前記クロ
ックスキュー値の大小を比較して判定することを特徴と
している。
【０００７】
【作用】上述の手段によれば、従来では困難であったク
ロックスキューによる誤動作の判定を、パターンレイア
ウト前に迅速にかつ正確に行うことができる。さらに、
その判定結果に基づいて、パターンレイアウトを最適化
できるという利点を有する。
ロックスキューによる誤動作の判定を、パターンレイア
ウト前に迅速にかつ正確に行うことができる。さらに、
その判定結果に基づいて、パターンレイアウトを最適化
できるという利点を有する。
【０００８】
【実施例】以下、本発明の実施例について詳細に説明す
る。図１は、本発明の一実施例の処理の流れを示すフロ
ー図である。まず、クロックスキュー耐性値を求める処
理の流れを説明する。１は回路シミュレータに入力する
プロセスパラメータ情報であって、例えばトランジスタ
のしきい値や拡散層のシート抵抗値、単位面積当りの容
量値等が含まれる。２は各種のフリップフロップの情報
を有するセルライブラリである。プロセスパラメータ情
報１とセルライブラリ２とから、それぞれ必要な情報を
取り出し、回路シミュレーションの条件設定を行う（図
中３）。ここでは、相互に接続された２つのフリップフ
ロップから成る第１の等価回路を構成している。具体的
な等価回路の構成は後で説明する。そして、その条件設
定に基づいて第１の回路シミュレーション（図中４）を
実行し、第１の回路シミュレーションの結果５であるク
ロックスキュー耐性値を得る。ここに、クロックスキュ
ー耐性値とは、フリップフロップが誤動作する限界のク
ロックスキューの値をいう。すなわち、クロックスキュ
ー値がクロックスキュー耐性値より大きい場合には誤動
作し、小さい場合には正常に動作する。次に、クロック
スキュー値を求める処理の流れを説明する。６は、クロ
ックラインに関する各種のレイアウトモデルを有するレ
イアウトモデル情報である。プロセスパラメータ情報１
とレイアウトモデル情報６に基づいて、レイアウトモデ
ル選択およびシミュレーションの条件設定を行う（図中
７）。ここでは、ＣＲ分布定数回路に置き換えられたク
ロックラインとクロックドライバーとから成る第２の等
価回路を構成している。そして、その条件設定に基づい
て第２の回路シミュレーション（図中８）を実行し、第
２の回路シミュレーションの結果９として、クロックス
キュー値を得る。ここに、クロックスキュー値とは、上
記第２の等価回路におけるクロックの最大伝搬遅延時間
と最小伝搬遅延時間との差をいう。次に、上記のクロッ
クスキュー値とクロックスキュー耐性値との大小を比較
する（図中１０）。クロックスキュー値とクロックスキ
ュー耐性値がより小さい場合には、すべてのフリップフ
ロップが正常動作することが保証されるので、ＯＫと判
定し、一連の処理を終了する（図中１１）。クロックス
キュー値がクロックスキュー耐性値より大きい場合に
は、誤動作するフリップフロップが存在することになる
ので、ＮＧと判定するとともに、モデルの選択またはシ
ミュレーションの条件設定（図中７）をもう一度変更し
て判定結果がＯＫとなるまで上記７乃至１０の処理を繰
り返す。
る。図１は、本発明の一実施例の処理の流れを示すフロ
ー図である。まず、クロックスキュー耐性値を求める処
理の流れを説明する。１は回路シミュレータに入力する
プロセスパラメータ情報であって、例えばトランジスタ
のしきい値や拡散層のシート抵抗値、単位面積当りの容
量値等が含まれる。２は各種のフリップフロップの情報
を有するセルライブラリである。プロセスパラメータ情
報１とセルライブラリ２とから、それぞれ必要な情報を
取り出し、回路シミュレーションの条件設定を行う（図
中３）。ここでは、相互に接続された２つのフリップフ
ロップから成る第１の等価回路を構成している。具体的
な等価回路の構成は後で説明する。そして、その条件設
定に基づいて第１の回路シミュレーション（図中４）を
実行し、第１の回路シミュレーションの結果５であるク
ロックスキュー耐性値を得る。ここに、クロックスキュ
ー耐性値とは、フリップフロップが誤動作する限界のク
ロックスキューの値をいう。すなわち、クロックスキュ
ー値がクロックスキュー耐性値より大きい場合には誤動
作し、小さい場合には正常に動作する。次に、クロック
スキュー値を求める処理の流れを説明する。６は、クロ
ックラインに関する各種のレイアウトモデルを有するレ
イアウトモデル情報である。プロセスパラメータ情報１
とレイアウトモデル情報６に基づいて、レイアウトモデ
ル選択およびシミュレーションの条件設定を行う（図中
７）。ここでは、ＣＲ分布定数回路に置き換えられたク
ロックラインとクロックドライバーとから成る第２の等
価回路を構成している。そして、その条件設定に基づい
て第２の回路シミュレーション（図中８）を実行し、第
２の回路シミュレーションの結果９として、クロックス
キュー値を得る。ここに、クロックスキュー値とは、上
記第２の等価回路におけるクロックの最大伝搬遅延時間
と最小伝搬遅延時間との差をいう。次に、上記のクロッ
クスキュー値とクロックスキュー耐性値との大小を比較
する（図中１０）。クロックスキュー値とクロックスキ
ュー耐性値がより小さい場合には、すべてのフリップフ
ロップが正常動作することが保証されるので、ＯＫと判
定し、一連の処理を終了する（図中１１）。クロックス
キュー値がクロックスキュー耐性値より大きい場合に
は、誤動作するフリップフロップが存在することになる
ので、ＮＧと判定するとともに、モデルの選択またはシ
ミュレーションの条件設定（図中７）をもう一度変更し
て判定結果がＯＫとなるまで上記７乃至１０の処理を繰
り返す。
【０００９】以下、本発明の具体例について説明する。 （１）クロックスキュー耐性値の抽出 第１の等価回路の構成 プロセスパラメータ情報１とセルライブラリ２とから、
それぞれ必要な情報を取り出し、図２に示すような等価
回路を構成する。図２において、２つのＤフリップフロ
ップを直列に接続し、データラインＤＬを抵抗Ｒ1およ
び容量Ｃ1とから成る３π型ＣＲ回路に置き換え、同様
にクロックラインＣＬを抵抗Ｒ2および容量Ｃ2とからな
る３π型ＣＲ回路に置き換え、クロックラインＣＬの一
端にクロックドライバーＣＤを接続し、初段のＤフリッ
プフロップＤＦＦ１のクロック端子Ｃ1にはクロックド
ライバーＣＤの出力クロックＣＬＫ１を直接接続し、次
段のＤフリップフロップＤＦＦ２のクロック端子Ｃ2に
は、ＣＲ回路を介した出力クロックＣＬＫ２を接続する
ことにより、第１の等価回路を構成している。ここで、
３π型ＣＲ回路は、π型ＣＲ回路を３段直列に接続して
成る回路であり、分布定数回路の計算精度を向上するた
めに利用している。
それぞれ必要な情報を取り出し、図２に示すような等価
回路を構成する。図２において、２つのＤフリップフロ
ップを直列に接続し、データラインＤＬを抵抗Ｒ1およ
び容量Ｃ1とから成る３π型ＣＲ回路に置き換え、同様
にクロックラインＣＬを抵抗Ｒ2および容量Ｃ2とからな
る３π型ＣＲ回路に置き換え、クロックラインＣＬの一
端にクロックドライバーＣＤを接続し、初段のＤフリッ
プフロップＤＦＦ１のクロック端子Ｃ1にはクロックド
ライバーＣＤの出力クロックＣＬＫ１を直接接続し、次
段のＤフリップフロップＤＦＦ２のクロック端子Ｃ2に
は、ＣＲ回路を介した出力クロックＣＬＫ２を接続する
ことにより、第１の等価回路を構成している。ここで、
３π型ＣＲ回路は、π型ＣＲ回路を３段直列に接続して
成る回路であり、分布定数回路の計算精度を向上するた
めに利用している。
【００１０】 第１の回路シミュレーションの実行 上記の等価回路に基づき、クロックラインＣＬに係る抵
抗Ｒ2および容量Ｃ2を可変にすることで故意にクロック
スキューを発生させ、２段目のＤフリップフロップの出
力Ｑ2が異常となる限界のクロックスキュー値を求め
る。まず、クロックドライバーＣＤのサイズ（トランジ
スタのチャンネル長さおよびチャンネル幅等）、Ｒ1，
Ｃ1の値、およびＲ2，Ｃ2の初期値を指定し、第１回目
の回路シミュレーションを実行し、正常動作であればＲ
2，Ｃ2の値を２倍する。そして、第２回目の回路シミュ
レーションを実行し、その結果、誤動作であれば前回の
Ｒ2’，Ｃ2’と今回のＲ2，Ｃ2の中間の値を用いて第３
回目の回路シミュレーションを実行する。このようにし
て、回路シミュレーションを繰り返して、出力Ｑ2が誤
動作する限界のクロックスキュー値である、クロックス
キュー耐性値を求める。ここで、例えば前回のクロック
スキューの値と今回のクロックスキューの値との差があ
る一定値以下になったときに、限界に達したと判断し、
回路シミュレーションの実行を終了する。上記の計算手
法はいわゆるバイナリー・サーチを利用したものであ
る。
抗Ｒ2および容量Ｃ2を可変にすることで故意にクロック
スキューを発生させ、２段目のＤフリップフロップの出
力Ｑ2が異常となる限界のクロックスキュー値を求め
る。まず、クロックドライバーＣＤのサイズ（トランジ
スタのチャンネル長さおよびチャンネル幅等）、Ｒ1，
Ｃ1の値、およびＲ2，Ｃ2の初期値を指定し、第１回目
の回路シミュレーションを実行し、正常動作であればＲ
2，Ｃ2の値を２倍する。そして、第２回目の回路シミュ
レーションを実行し、その結果、誤動作であれば前回の
Ｒ2’，Ｃ2’と今回のＲ2，Ｃ2の中間の値を用いて第３
回目の回路シミュレーションを実行する。このようにし
て、回路シミュレーションを繰り返して、出力Ｑ2が誤
動作する限界のクロックスキュー値である、クロックス
キュー耐性値を求める。ここで、例えば前回のクロック
スキューの値と今回のクロックスキューの値との差があ
る一定値以下になったときに、限界に達したと判断し、
回路シミュレーションの実行を終了する。上記の計算手
法はいわゆるバイナリー・サーチを利用したものであ
る。
【００１１】なお、Ｒ2，Ｃ2のどちらか一方を固定し他
方を可変にすることも可能である。また、クロックスキ
ュー耐性値の最小値（最も厳しい条件）を求める場合
は、Ｒ 1，Ｃ1の値を０に設定し、Ｒ2を大きめ（波形が
急峻となる）に設定すると良い。 第１の回路シミュレーションの結果 このようにして、バイナリー・サーチの手法を採用した
ことにより、迅速にクロックスキュー耐性値を得ること
ができる。併せて、各クロックＣＬＫ１，ＣＬＫ２の伝
搬遅延時間および遷移時間を得ている。これらは、クロ
ックスキューのチェックだけでなく、所定のクロック動
作周波数を満足できるか否かの判断にも使用される。図
３には、これらの特性値の関係を波形図とともに示し
た。クロックスキュー耐性値および伝搬遅延時間は、フ
ルスイング幅の５０％を基準とし、遷移時間は１０％〜
９０％を基準としている。
方を可変にすることも可能である。また、クロックスキ
ュー耐性値の最小値（最も厳しい条件）を求める場合
は、Ｒ 1，Ｃ1の値を０に設定し、Ｒ2を大きめ（波形が
急峻となる）に設定すると良い。 第１の回路シミュレーションの結果 このようにして、バイナリー・サーチの手法を採用した
ことにより、迅速にクロックスキュー耐性値を得ること
ができる。併せて、各クロックＣＬＫ１，ＣＬＫ２の伝
搬遅延時間および遷移時間を得ている。これらは、クロ
ックスキューのチェックだけでなく、所定のクロック動
作周波数を満足できるか否かの判断にも使用される。図
３には、これらの特性値の関係を波形図とともに示し
た。クロックスキュー耐性値および伝搬遅延時間は、フ
ルスイング幅の５０％を基準とし、遷移時間は１０％〜
９０％を基準としている。
【００１２】（２）クロックスキュー値の抽出 レイアウトモデル情報 レイアウトモデル情報は、クロックラインおよびクロッ
クラインドライバーのレイアウト（配置）に関する情報
であり、幹線のタイプ、クロックドライバーの位置、お
よびローカルバッファの有無を含む。本レイアウトモデ
ル情報によるクロックラインは、幹線とその幹線から分
岐し幹線の線幅よりも小さい線幅を有する複数の支線と
から成る。そして、幹線、幹線を駆動するためのクロッ
クドライバー、幹線から分岐した複数の支線とで構成さ
れ、複数の支線に接続される複数のフリップフロップを
付加することで、後に述べる第２の等価回路を構成す
る。
クラインドライバーのレイアウト（配置）に関する情報
であり、幹線のタイプ、クロックドライバーの位置、お
よびローカルバッファの有無を含む。本レイアウトモデ
ル情報によるクロックラインは、幹線とその幹線から分
岐し幹線の線幅よりも小さい線幅を有する複数の支線と
から成る。そして、幹線、幹線を駆動するためのクロッ
クドライバー、幹線から分岐した複数の支線とで構成さ
れ、複数の支線に接続される複数のフリップフロップを
付加することで、後に述べる第２の等価回路を構成す
る。
【００１３】図４は、幹線のタイプの例を示す図であ
り、幹線（２１）を支線（２２）のサイドに設置した場
合（図中Ａ）、幹線（２１）を支線（２２）の中央に設
置した場合（図中Ｂ）、幹線（２１）をリング状に配線
し、垂直方向に支線（２２）をｎ本通す場合（図中Ｃ）
および幹線（２１）を他の配線と同様に蛇行させて配置
した場合（図中Ｄ）がある。図５は、クロックドライバ
ー（２３）の位置の例を示す図であり、幹線（２１）の
一端に配置した場合（図中Ａ）、幹線（２１）の両端に
配置した場合（図中Ｂ）、幹線（２１）の中央に配置し
た場合（図中Ｃ）がある。
り、幹線（２１）を支線（２２）のサイドに設置した場
合（図中Ａ）、幹線（２１）を支線（２２）の中央に設
置した場合（図中Ｂ）、幹線（２１）をリング状に配線
し、垂直方向に支線（２２）をｎ本通す場合（図中Ｃ）
および幹線（２１）を他の配線と同様に蛇行させて配置
した場合（図中Ｄ）がある。図５は、クロックドライバ
ー（２３）の位置の例を示す図であり、幹線（２１）の
一端に配置した場合（図中Ａ）、幹線（２１）の両端に
配置した場合（図中Ｂ）、幹線（２１）の中央に配置し
た場合（図中Ｃ）がある。
【００１４】ローカルバッファ（２４）は、支線を直接
駆動するために各支線に接続されるものであるが、図６
に示すように、その有無により２つのタイプに分類され
る（図中Ａ，Ｂ）。従って、幹線（２１）のタイプ、ク
ロックドライバー（２３）の位置、およびローカルバフ
ァ（２４）の有無の任意の組み合わせにより、（４＋
ｎ）×３×２＝２４＋６ｎ通りのレイアウトモデルが構
成可能である。 レイアウトモデルの選択と第１の回路シミュレーシ
ョンの条件設定 上記のレイアウトモデル情報の中から所望のモデルを選
択し、さらに次の項目について条件設定を行う。 （ａ）支線の本数、幅、長さ、材質 （ｂ）幹線の本数（リングの場合）、幹線の幅、長さ、
材質 （ｃ）クロックドライバーとローカルバッファのサイズ （ｄ）フリップフロップの種類とその接続数（ファンア
ウト） （ｅ）プロセスパラメータ、例えばポリシリコン、メタ
ル（１層、２層、３層）のシート抵抗、単位容量、コン
タクト抵抗、電源電圧、温度等であり、プロセスパラメ
ータ情報１から取り出される。
駆動するために各支線に接続されるものであるが、図６
に示すように、その有無により２つのタイプに分類され
る（図中Ａ，Ｂ）。従って、幹線（２１）のタイプ、ク
ロックドライバー（２３）の位置、およびローカルバフ
ァ（２４）の有無の任意の組み合わせにより、（４＋
ｎ）×３×２＝２４＋６ｎ通りのレイアウトモデルが構
成可能である。 レイアウトモデルの選択と第１の回路シミュレーシ
ョンの条件設定 上記のレイアウトモデル情報の中から所望のモデルを選
択し、さらに次の項目について条件設定を行う。 （ａ）支線の本数、幅、長さ、材質 （ｂ）幹線の本数（リングの場合）、幹線の幅、長さ、
材質 （ｃ）クロックドライバーとローカルバッファのサイズ （ｄ）フリップフロップの種類とその接続数（ファンア
ウト） （ｅ）プロセスパラメータ、例えばポリシリコン、メタ
ル（１層、２層、３層）のシート抵抗、単位容量、コン
タクト抵抗、電源電圧、温度等であり、プロセスパラメ
ータ情報１から取り出される。
【００１５】 フリップフロップ分布（ＦＦ分布）と
等価回路の構成 フリップフロップは、各支線に接続されるが、個々に接
続位置を指定するのではなく、あらかじめメニューとし
て準備されたＦＦ分布情報から選択する手法を採用する
ことで、等価回路の構成を迅速化している。ＦＦ分布
（２５）は、図７に示すように、各支線に均一に分布さ
せたもの（図中Ａ）を標準とし、Ｂ〜Ｄのような各種の
分布を選択できる。
等価回路の構成 フリップフロップは、各支線に接続されるが、個々に接
続位置を指定するのではなく、あらかじめメニューとし
て準備されたＦＦ分布情報から選択する手法を採用する
ことで、等価回路の構成を迅速化している。ＦＦ分布
（２５）は、図７に示すように、各支線に均一に分布さ
せたもの（図中Ａ）を標準とし、Ｂ〜Ｄのような各種の
分布を選択できる。
【００１６】そして、上記のレイアウトモデルとＦＦ分
布とに基づいて、クロックスキュー値を求めるための第
２の等価回路を構成する。その第２の等価回路は、図８
に示すように、幹線、支線、およびＦＦの入力容量を３
π型ＲＣ回路に置き換えたものである。 第２の回路シミュレーションの実行 そして、図８に示すような第２の等価回路の基づいて、
第２の回路シミュレーションを実行し、各節点の伝搬遅
延を調べ、伝搬遅延時間の最大値と最小値の差として、
クロックスキュー値を求める。併せて、波形遷移時間の
最大値も求める。クロックスキュー値は、前記のクロッ
クスキュー耐性値との比較の都合上、同様にフルスイン
グ幅の５０％を基準としている。
布とに基づいて、クロックスキュー値を求めるための第
２の等価回路を構成する。その第２の等価回路は、図８
に示すように、幹線、支線、およびＦＦの入力容量を３
π型ＲＣ回路に置き換えたものである。 第２の回路シミュレーションの実行 そして、図８に示すような第２の等価回路の基づいて、
第２の回路シミュレーションを実行し、各節点の伝搬遅
延を調べ、伝搬遅延時間の最大値と最小値の差として、
クロックスキュー値を求める。併せて、波形遷移時間の
最大値も求める。クロックスキュー値は、前記のクロッ
クスキュー耐性値との比較の都合上、同様にフルスイン
グ幅の５０％を基準としている。
【００１７】（３）誤動作の判定と設計の適正化 次に、上記のクロックスキュー値とクロックスキュー耐
性値との大小を比較する。クロックスキュー値とクロッ
クスキュー耐性値がより小さい場合には、すべてのフリ
ップフロップが正常動作することが保証されるので、Ｏ
Ｋと判定し、一連の処理を終了する。クロックスキュー
値がクロックスキュー耐性値より大きい場合には、誤動
作するフリップフロップが存在することになるので、Ｎ
Ｇと判定するとともに、モデルの選択またはシミュレー
ションの条件設定をもう一度変更して判定結果がＯＫと
なるまで回路シミュレーションを繰り返す。この場合、
具体的には、クロックドライバーのサイズ、幹線の幅、
レイアウトモデルで指定された範囲で指定された優先順
位にの高いものから順に変更していき、上記の判定条件
を満足するまで回路シミュレーションを繰り返す。
性値との大小を比較する。クロックスキュー値とクロッ
クスキュー耐性値がより小さい場合には、すべてのフリ
ップフロップが正常動作することが保証されるので、Ｏ
Ｋと判定し、一連の処理を終了する。クロックスキュー
値がクロックスキュー耐性値より大きい場合には、誤動
作するフリップフロップが存在することになるので、Ｎ
Ｇと判定するとともに、モデルの選択またはシミュレー
ションの条件設定をもう一度変更して判定結果がＯＫと
なるまで回路シミュレーションを繰り返す。この場合、
具体的には、クロックドライバーのサイズ、幹線の幅、
レイアウトモデルで指定された範囲で指定された優先順
位にの高いものから順に変更していき、上記の判定条件
を満足するまで回路シミュレーションを繰り返す。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
従来では困難であったクロックスキューによる誤動作の
判定をパターンレイアウト前に迅速にかつ正確に行うこ
とができる。これにより、多数のフリップフロップを含
む大規模半導体集積回路を誤動作を招くことなく、迅速
に設計することが可能となる。
従来では困難であったクロックスキューによる誤動作の
判定をパターンレイアウト前に迅速にかつ正確に行うこ
とができる。これにより、多数のフリップフロップを含
む大規模半導体集積回路を誤動作を招くことなく、迅速
に設計することが可能となる。
【図１】本発明の一実施例に係る処理の流れを示すフロ
ー図である。
ー図である。
【図２】本発明の一実施例に係る第１の等価回路を示す
回路図である。
回路図である。
【図３】本発明の一実施例に係るクロック波形図であ
る。
る。
【図４】本発明の一実施例に係るレイアウトモデルを示
す図である。
す図である。
【図５】本発明の一実施例に係るレイアウトモデルを示
す図である。
す図である。
【図６】本発明の一実施例に係るレイアウトモデルを示
す図である。
す図である。
【図７】本発明の一実施例に係るフリップフロップの分
布図である。
布図である。
【図８】本発明の一実施例に係る第２の等価回路を示す
回路図である。
回路図である。
【図９】クロックスキューの問題を説明するための回路
図である。
図である。
【図１０】クロックスキューの問題を説明するための回
路図である。
路図である。
【図１１】クロックスキューの問題を説明するためのタ
イミング図である。
イミング図である。
１ プロセスパラメータ情報 ２ セルライブラリ ３ 第１のシミュレーション条件設定 ４ 第１の回路シミュレーション ５ 第１のシミュレーション結果 ６ レイアウトモデル情報 ７ モデル選択および第２のシミュレーション条件設
定 ８ 第２の回路シミュレーション ９ 第２のシミュレーション結果 １０ 比較 １１ 終了 ２１ 幹線 ２２ 支線 ２３ クロックドライバー ２４ ローカルバッファ ２５ ＦＦ分布 ＤＦＦ１，ＤＦＦ２ Ｄフリップフロップ ＣＤ クロックドライバー ＣＬ クロックライン ＣＬＫ１，ＣＬＫ２ クロック
定 ８ 第２の回路シミュレーション ９ 第２のシミュレーション結果 １０ 比較 １１ 終了 ２１ 幹線 ２２ 支線 ２３ クロックドライバー ２４ ローカルバッファ ２５ ＦＦ分布 ＤＦＦ１，ＤＦＦ２ Ｄフリップフロップ ＣＤ クロックドライバー ＣＬ クロックライン ＣＬＫ１，ＣＬＫ２ クロック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−13654（ＪＰ，Ａ) 特開 平３−173151（ＪＰ，Ａ) 特開 平４−274567（ＪＰ，Ａ) 特開 平４−355883（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82 G01R 31/28
Claims (2)
- 【請求項１】 クロックラインと前記クロックラインに
接続される複数のフリップフロップを含む半導体集積回
路の誤動作の判定方法において、直列に接続された２つ
のフリップフロップ間のクロックスキュー耐性値と前記
クロックラインのクロックスキュー値とを回路シミュレ
ーションから求め、前記クロックスキュー耐性値と前記
クロックスキュー値の大小を比較することにより誤動作
の判定を行うことを特徴とする半導体集積回路の誤動作
の判定方法。 - 【請求項２】 幹線と前記幹線を駆動するためのクロッ
クドライバーと前記幹線から分岐した複数の支線と前記
各支線に接続される複数のフリップフロップとを含む半
導体集積回路の誤動作の判定方法において、 直列に接続した２つのフリップフロップと前記２つのフ
リップフロップにクロックを供給するクロックラインと
から成る第１の等価回路を構成し、 前記第１の等価回路に基づいて第１の回路シミュレーシ
ョンを実行することによりクロックスキュー耐性値を求
め、 前記幹線および複数の支線と前記クロックドライバーと
から成る第２の等価回路を構成し、 前記第２の等価回路に基づいて第２の回路シミュレーシ
ョンを実行することによりクロックスキュ−値を求め、 前記クロックスキュ−値と前記クロックスキュー耐性値
との大小を比較することにより、誤動作の判定を行うこ
とを特徴とする半導体集積回路の誤動作の判定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5283568A JP3015640B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体集積回路の誤動作の判定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5283568A JP3015640B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体集積回路の誤動作の判定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141411A JPH07141411A (ja) | 1995-06-02 |
| JP3015640B2 true JP3015640B2 (ja) | 2000-03-06 |
Family
ID=17667215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5283568A Expired - Lifetime JP3015640B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体集積回路の誤動作の判定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3015640B2 (ja) |
-
1993
- 1993-11-12 JP JP5283568A patent/JP3015640B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07141411A (ja) | 1995-06-02 |
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