JPS60144956A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60144956A JPS60144956A JP28884A JP28884A JPS60144956A JP S60144956 A JPS60144956 A JP S60144956A JP 28884 A JP28884 A JP 28884A JP 28884 A JP28884 A JP 28884A JP S60144956 A JPS60144956 A JP S60144956A
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- JP
- Japan
- Prior art keywords
- wiring
- small pieces
- insulating film
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体装置の製造方法、詳しくは、配線の形
成方法に関するものである。
成方法に関するものである。
（従来技術）
近年、半導体装置における論理回路の形成は、あらかじ
め素子（トランジスタ、抵抗など）を配列させた基板を
用いて、所望の回路構成は必要な素子だけを配線する所
謂マスタースライス方式が主流になってきている。この
方式は、配線パターンだけを変えて同一素子配列基板に
様々な論理回路を形成することができるもので、使用す
る素子の数が判れば、その必要数に応じた素子配列基板
を用意し、配線パターンだけを設計すれば、所望の論理
回路を短期間に製造することができる。しかしながら、
配列された素子を効率よく使うためには配線が複雑にな
シ、通常素子間の接続には２層配線以上が用いられてい
る。したがって、新たに論理回路を形成するためには第
１配線フオトマスク、第１・第２配線接続窓形成フオト
マスク（スルーホールフォトマスク）および第２配線フ
オトマスクを２層配線品種については設計する必要があ
シ、論理機能は１種類であシ々から３゛枚のフォトマス
クを設計製作しなければならない。また、製造プロセス
においてはこれら一連のフォトマスク３枚を１つの品種
として扱わなければならないため、多品種少量生産の場
合、製造ラインが繁雑になる。
め素子（トランジスタ、抵抗など）を配列させた基板を
用いて、所望の回路構成は必要な素子だけを配線する所
謂マスタースライス方式が主流になってきている。この
方式は、配線パターンだけを変えて同一素子配列基板に
様々な論理回路を形成することができるもので、使用す
る素子の数が判れば、その必要数に応じた素子配列基板
を用意し、配線パターンだけを設計すれば、所望の論理
回路を短期間に製造することができる。しかしながら、
配列された素子を効率よく使うためには配線が複雑にな
シ、通常素子間の接続には２層配線以上が用いられてい
る。したがって、新たに論理回路を形成するためには第
１配線フオトマスク、第１・第２配線接続窓形成フオト
マスク（スルーホールフォトマスク）および第２配線フ
オトマスクを２層配線品種については設計する必要があ
シ、論理機能は１種類であシ々から３゛枚のフォトマス
クを設計製作しなければならない。また、製造プロセス
においてはこれら一連のフォトマスク３枚を１つの品種
として扱わなければならないため、多品種少量生産の場
合、製造ラインが繁雑になる。
（発明の目的）
この発明は上記の点に鑑みなされたもので、その目的は
、スルーホールフォトマスクの変更のみで、マスタース
ライス方式の種々の２層配線を実現できる半導体装置の
製造方法を提供することにある。
、スルーホールフォトマスクの変更のみで、マスタース
ライス方式の種々の２層配線を実現できる半導体装置の
製造方法を提供することにある。
（発明の概要）
この発明の要点は、縦横交互の向きにして行列状に配置
された複数の帯状の小断片で第１および第２配線（１層
目と２層目の配線）を構成することによ多、第１および
第２配線としては上記の一定パターンを用い、単にこれ
ら２つの配線の相互を接続するスルーホール位置のみを
変更するだけでマスタースライス方式の種々の２層配線
を実現することにある。
された複数の帯状の小断片で第１および第２配線（１層
目と２層目の配線）を構成することによ多、第１および
第２配線としては上記の一定パターンを用い、単にこれ
ら２つの配線の相互を接続するスルーホール位置のみを
変更するだけでマスタースライス方式の種々の２層配線
を実現することにある。
（実施例）
以下この発明の実施例を図面を参照して説明する。第１
図はこの発明の一実施例を示す図である。
図はこの発明の一実施例を示す図である。
この図の（ａ）に示すように、まず、第１配線（１層目
の配線）１を半導体基板上に形成する。ここで。
の配線）１を半導体基板上に形成する。ここで。
第１配線１は、複数の帯状の小断片２を縦横交互の向き
にして行列状に配置してなる。しかる後、第１配線１上
の全面に絶縁膜を形成し、この絶縁膜には、第１配線と
次の第２配線（２層目の配線）とを接続する部分におい
てスルーホールを開孔する。しかる後、絶縁膜上に第１
図（ｂ）に示す第２配線３を形成する。この第２配線３
は、前記第１配線ｌと同一構成である。すなわち１．複
数の帯状の小断片４を縦横に交互の向きにして行列状に
配置して第２配線３が形成される。そして、この第２配
憇３は、前記第１配線ｌと組合わされて第１図（ｂ）に
示すように格子状となるように絶縁膜上に形成される。
にして行列状に配置してなる。しかる後、第１配線１上
の全面に絶縁膜を形成し、この絶縁膜には、第１配線と
次の第２配線（２層目の配線）とを接続する部分におい
てスルーホールを開孔する。しかる後、絶縁膜上に第１
図（ｂ）に示す第２配線３を形成する。この第２配線３
は、前記第１配線ｌと同一構成である。すなわち１．複
数の帯状の小断片４を縦横に交互の向きにして行列状に
配置して第２配線３が形成される。そして、この第２配
憇３は、前記第１配線ｌと組合わされて第１図（ｂ）に
示すように格子状となるように絶縁膜上に形成される。
ここで、第２配線３は、絶縁膜に形成されたスルーホー
ル部においては第１配線ｌに接続される。
ル部においては第１配線ｌに接続される。
このような配線の形成方法においては、絶縁膜上のどの
部分にスルーホールを形成するかにょシ配線経降が決定
される。例えば第２図の破線枠内にスルー氷−ルを開孔
すれば、の−（Ｊ−（Ｗ、■−σ、０−σ、Ｏ−σの各
々の配線経路が得られる。
部分にスルーホールを形成するかにょシ配線経降が決定
される。例えば第２図の破線枠内にスルー氷−ルを開孔
すれば、の−（Ｊ−（Ｗ、■−σ、０−σ、Ｏ−σの各
々の配線経路が得られる。
勿論、他の部分においてスルーホールを開孔す７れば、
第１配線１上よび第２配線３は同一パターンであシなが
ら他の配線経路が得られる。したがって、スルーホール
のフォトマスク１枚を新たに設計製造すれば、マスター
スライス方式の新しい品種（配線経路）を実現でき、従
来に比べ設計から製品に至るプロセスの時間および諸経
費を大幅に低減できるようになる。
第１配線１上よび第２配線３は同一パターンであシなが
ら他の配線経路が得られる。したがって、スルーホール
のフォトマスク１枚を新たに設計製造すれば、マスター
スライス方式の新しい品種（配線経路）を実現でき、従
来に比べ設計から製品に至るプロセスの時間および諸経
費を大幅に低減できるようになる。
（発明の°効果）
以上詳述したようにこの発明の方法によれば、縦横交互
の向きにして行列状に配置された複数の帯状の小断片で
第１および第２配線、を構成したので、第１および第２
配線のパターンは変えずに、これら２つの配線の相互を
接続するスルーホール位置のみを変更するだけでマスタ
ースライス方式の種々の２層配線を実現できる。したが
って、新品種を製造する場合、従来３枚のフォトマスク
（第１配線フオトマスク、スルーホールフォトマスク、
第２配線フオトマスク）を設計しなければならなかった
が、この発明によりスルーホールフォトマスク１枚の設
計ですむため、設計およびマスク製作に費やす時間が大
幅に短縮されると同時に諸経費が低減する。′また、品
種を決定するフォトマスクはスルーホールフォトマスク
１枚であるため、製造ラインにおける品種の管理が簡素
化される。さらに、新品種のフォトマスクを製造ライン
に導入しデバイス形成するまでの時間が、従来は第１配
線フオトリソから開始するのに対し、この発明ではスル
ーホールンオトリソから始まるため、第１配線形成およ
び層間絶縁膜生成に和尚する分が短縮される。したがっ
て、新製品製作のターンアラウンドタイムが短縮される
。
の向きにして行列状に配置された複数の帯状の小断片で
第１および第２配線、を構成したので、第１および第２
配線のパターンは変えずに、これら２つの配線の相互を
接続するスルーホール位置のみを変更するだけでマスタ
ースライス方式の種々の２層配線を実現できる。したが
って、新品種を製造する場合、従来３枚のフォトマスク
（第１配線フオトマスク、スルーホールフォトマスク、
第２配線フオトマスク）を設計しなければならなかった
が、この発明によりスルーホールフォトマスク１枚の設
計ですむため、設計およびマスク製作に費やす時間が大
幅に短縮されると同時に諸経費が低減する。′また、品
種を決定するフォトマスクはスルーホールフォトマスク
１枚であるため、製造ラインにおける品種の管理が簡素
化される。さらに、新品種のフォトマスクを製造ライン
に導入しデバイス形成するまでの時間が、従来は第１配
線フオトリソから開始するのに対し、この発明ではスル
ーホールンオトリソから始まるため、第１配線形成およ
び層間絶縁膜生成に和尚する分が短縮される。したがっ
て、新製品製作のターンアラウンドタイムが短縮される
。
【図面の簡単な説明】
第１図はこの発明の半導体装置の製造方法の一実施例を
示す平面図、第２図はスルーホールの開は方による配線
経路の一例を示す平面図である。 １・・・第１配線、２・・・小断片、３・・・第２配線
、４・・・小断片。 第１図 第２図 ■ ■
示す平面図、第２図はスルーホールの開は方による配線
経路の一例を示す平面図である。 １・・・第１配線、２・・・小断片、３・・・第２配線
、４・・・小断片。 第１図 第２図 ■ ■
Claims (1)
- 複数の帯状の小断片を縦横交互の向きにして行列状に配
置してなる第１配線を半導体基板上に形成する工程と、
その第１配線上の全面に絶縁膜を形成し、その絶縁膜に
所定個所においてスルーホールを形成する工程と、前記
第１配線と同一構成の第２配線を前記絶縁膜上に、前記
第１配線と組合わされて格子状となるように、しかも前
記スルーホール部において第１配線と接続されるように
形成する工程とを具備してなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28884A JPS60144956A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28884A JPS60144956A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60144956A true JPS60144956A (ja) | 1985-07-31 |
Family
ID=11469711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28884A Pending JPS60144956A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144956A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0347332A2 (en) * | 1988-06-16 | 1989-12-20 | Fujitsu Limited | Method of forming semiconductor integrated circuit using master slice approach |
| US5132571A (en) * | 1990-08-01 | 1992-07-21 | Actel Corporation | Programmable interconnect architecture having interconnects disposed above function modules |
| US5252507A (en) * | 1990-03-30 | 1993-10-12 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5506162A (en) * | 1988-04-22 | 1996-04-09 | Fujitsu Limited | Method of producing a semiconductor integrated circuit device using a master slice approach |
| JP2006080436A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | 論理回路装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720488A (en) * | 1980-07-14 | 1982-02-02 | Ushio Inc | Discharge electrode body for exciting gas laser |
-
1984
- 1984-01-06 JP JP28884A patent/JPS60144956A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720488A (en) * | 1980-07-14 | 1982-02-02 | Ushio Inc | Discharge electrode body for exciting gas laser |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506162A (en) * | 1988-04-22 | 1996-04-09 | Fujitsu Limited | Method of producing a semiconductor integrated circuit device using a master slice approach |
| EP0347332A2 (en) * | 1988-06-16 | 1989-12-20 | Fujitsu Limited | Method of forming semiconductor integrated circuit using master slice approach |
| US5081059A (en) * | 1988-06-16 | 1992-01-14 | Fujitsu Limited | Method of forming semiconductor integrated circuit using master slice approach |
| US5252507A (en) * | 1990-03-30 | 1993-10-12 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5514884A (en) * | 1990-03-30 | 1996-05-07 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5132571A (en) * | 1990-08-01 | 1992-07-21 | Actel Corporation | Programmable interconnect architecture having interconnects disposed above function modules |
| JP2006080436A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | 論理回路装置及びその製造方法 |
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