KR100333204B1 - 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치 - Google Patents

Abstract

피드 스루 셀(40)이나 캡셀(41)에, 게이트 전극(13) 및 한 쌍의 P형 확산층(10a, 10b) 및 N형 확산층(11a, 11b)으로 이루어지는 기본 쌍을 미리 형성해 놓는다. 이에 따라, 레이아웃 도면 작성 후에 설계 변경이 발생하더라도, 상기 기본 쌍으로부터 논리 회로를 형성할 수 있기 때문에, 설계 변경에 대하여 유연하게 대응할 수 있다.

Description

셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH ITS LAYOUT DESIGNED BY THE CELL BASE METHOD}

도 1은 셀 베이스 방식에 의해 레이아웃 설계를 실행하는 반도체 집적 회로 장치를 나타내는 구성도이다. 도면에 있어서, 참조부호 1은 반도체 집적 회로 장치, 참조부호 2는 반도체 집적 회로 장치(1)를 구성하는 스탠다드 셀(이하, 단지 셀이라고도 칭함), 참조부호 3a∼3g는 스탠다드 셀(2)을 소정 개수 횡방향으로 배치한 셀 열, 참조부호 4는 셀(2)과 셀(2) 사이를 접속하는 셀간 배선, 참조부호 5는 신호의 입출력에 사용하는 입출력 패드, 참조부호 5a는 입출력 패드(5)와 셀(2) 사이를 접속하는 입출력 배선, 참조부호 6은 전원 공급용 패드, 참조부호 7은 접지용 패드, 참조부호 8은 전원 공급용 배선, 참조부호 9는 접지 공급용 배선이다.

각 셀 열(3a∼3g)을 구성하는 스탠다드 셀(2)에는, 인버터, AND, OR, NAND, NOR, 플립플롭 등 각종 논리 회로가 있다. 일례로서, 도 2에 도시하는 인버터를 CMOS에 의해 스탠다드 셀로서 구성한 예를 도 3에 도시한다. 도 3에 있어서, 참조부호 10은 P 채널 M0S 트랜지스터(이하, PM0S라고 칭함), 참조부호 11은 N 채널 MOS 트랜지스터(이하, NMOS라고 칭함), 참조부호 12는 PMOS측 소스 배선, 참조부호 13a는 PMOS측 게이트 배선, 참조부호 13b는 NMOS측 게이트 배선, 참조부호 14는 공통 드레인 배선, 참조부호 15는 NMOS측 소스 배선, 참조부호 16은 셀 전원 공급 배선, 참조부호 17은 셀 접지 공급 배선, 참조부호 18은 인버터의 입력핀, 참조부호 19는 인버터의 출력핀, 참조부호 20a는 입력핀(18)과 Al 배선을 접속하는 스루 홀, 참조부호 20b는 출력핀(19)과 공통 드레인 배선(14)을 접속하는 스루 홀, 참조부호 21은 Al 배선과 게이트 배선(13a, 13b)을 접속하는 스루 홀이다.

도 3에 도시하는 인버터 셀에 있어서, 셀 전원 공급 배선(16) 및 셀 접지 공급 배선(17), PMOS측 소스 배선(12), 공통 드레인 배선(14), 및 NMOS측 소스 배선(15)은 제 1 층 Al 배선으로 형성되어 있다. 인버터 이외의 NAND나 플립플롭 등의 스탠다드 셀도, 셀 전원 공급 배선(16) 및 셀 접지 공급 배선(17)은 제 1 층 Al 배선으로 형성되어 있다. 따라서, 각 셀 열(3a∼3g)에 있어서 서로 인접하는 스탠다드 셀(2)은 셀 전원 공급 배선(16) 및 셀 접지 공급 배선(17)이 제 1 층 Al 배선에 의해 서로 접속되어 있다. 또한, 스탠다드 셀 상호간의 신호의 전달은 제 2 층 Al 배선에 의해 실행된다.

셀 베이스 방식에 의해 레이아웃 설계를 행하는 반도체 집적 회로 장치에 있어서는, 스탠다드 셀(2)을 횡방향으로 복수개 배치하여 1개의 셀 열(3a∼3g)을 형성하도록 하고 있기 때문에, 폭 넓이의 기준이 필요하게 된다. 폭 넓이의 기준으로서, 통상, 도 3에 도시하는 인버터 셀의 폭(22)의 1/2의 폭(24)을 1 기본 셀 폭(1 BC:1 베이직 셀)으로 하고 있다. 이와 같이 기본 셀 폭(BC)을 설정하면, 도 3에 도시하는 인버터 셀의 폭(22)은 2 BC로 되게 된다.

한편, 도 3에 도시하는 인버터 셀의 높이(23)는 셀 높이(cell height)라고 칭해지지만, 셀 베이스 방식에서는 각 셀 열(3a∼3g)을 일정한 높이로 유지하는 것은, 셀 전원 공급 배선(16) 및 셀 접지 공급 배선(17)을 도중에서 끊기는 일 없이 연속하여 접속하는 데에 있어서 가장 중요한 것이기 때문에, 셀 높이는 스탠다드 셀의 종별(種別)을 막론하고 일정한 값으로 정해져 있다.

다음에 동작에 대하여 설명한다.

우선, 셀 베이스 방식에 의한 레이아웃 설계 방법을 설명한다.

도 4는 인버터, NAND, 플립플롭 등의 스탠다드 셀을 횡방향으로 복수개 배치하여 3개의 셀 열(3a, 3b, 3c)을 형성한 예를 나타내고 있다. 각각의 스탠다드 셀의 셀 폭은 1 기본 셀 폭(1 BC)의 정수배이므로, 각 셀 열(3a, 3b, 3c)의 폭은 1 BC의 정수배이다. 그러나, 인버터 셀 폭은 2 BC, NAND 셀 폭은 3 BC, 플립플롭 셀 폭은 예컨대, 15 BC 등과 같이 각 스탠다드 셀 폭이 상이하기 때문에, 도 4에 도시하는 3개의 셀 열(3a, 3b, 3c)의 폭(26a, 26b, 26c)은 동등하게 되지 않고 서로 상이하다. 도 4에 도시하는 예에서는, 가장 긴 셀 열(3a)에 비하면, 셀 열(3b)의 폭(26b)은 4 BC 짧고, 셀 열(3c)의 폭(26c)은 2 BC 짧다.

3개의 셀 열(3a, 3b, 3c)의 폭을 일치시키기 위해서, 도 5에 도시하는 피드 스루 셀(feed through cell)(28)을 이용한다. 피드 스루 셀(28)은 셀 폭(27)이 1 BC이고, 셀 높이(23)는 다른 스탠다드 셀의 셀 높이와 동일하다. 또한, 제 1 층 Al 배선으로 이루어지는 셀 전원 공급 배선(16) 및 셀 접지 배선만으로 구성되어 있다.

도 6은 도 5에 도시한 피드 스루 셀(28)을 셀 열(3b 및 3c)에 삽입하여 3개의 셀 열(3a, 3b, 3c)의 셀 열 폭을 갖춘 예를 나타내고 있다. 즉, 셀 열(3b)에서는 4개의 피드 스루 셀(28a∼28d)을 추가 배치하고, 셀 열(3c)에서는 2개의 피드 스루 셀(28e, 28f)을 추가 배치함으로써, 가장 폭이 넓은 셀 열(3a)과 동일한 셀 열 폭으로 통일하고 있다.

피드 스루 셀(28)에는 상술한 셀 열 폭을 일치시키는 기능 외에 배선 영역을 확보하는 기능이 있다. 이하, 이 배선 영역 확보 기능에 대하여 설명한다. 지금, 도 6에 도시하는 바와 같이, 피드 스루 셀(28)을 적당 개수 삽입하여 셀 열 폭이 일치된 3개의 셀 열(3a, 3b, 3c)이 완성된 후, 셀 열(3c)에 배치한 NAND셀(31)과 셀 열(3a)에 배치한 인버터(32)를, 도 7에 도시하는 바와 같이, 배선(30)에 의해 접속하는 경우를 고려한다. 이 경우, 도 8에 도시하는 바와 같이, 셀 열(3c)에 배치한 NAND셀(31)과 셀 열(3a)에 배치한 인버터(32)를 접속하는 배선(30)은 셀 열(3b)에 배치한 4개의 피드 스루 셀(28a∼28d) 중 1개, 예컨대 피드 스루 셀(28b)을 가로지르도록 형성한다. 이 배선(30)은 제 2 층 Al 배선에 의해 형성되기 때문에, 제 1 층 Al 배선에 의해 형성된 피드 스루 셀(28b)의 셀 전원 공급 배선이나 셀 접지 공급 배선 등과 접촉하는 일이 없다.

다음에, 각 셀 열에 전원 및 접지를 공급하는 방법에 대하여 설명한다. 도 9에 도시하는 바와 같이, 각 셀 열(3a, 3b)의 양단에는 전원·접지 공급용의 캡셀(35)이 배치되어 있다. 캡셀(35) 상에는 전원 공급 배선(33)과 접지 공급 배선(34)이 제 2 층 Al 배선으로 형성되어 있다. 전원 공급 배선(33) 및 접지 공급 배선(34)은 각각 반도체 집적 회로 장치(1)의 에지부에 형성된 전원 공급용 패드(6) 및 접지용 패드(7)와 접속되어 있다.

도 10에 도시하는 바와 같이, 캡셀(35) 상에 제 2 층 Al 배선에 의해 형성한 전원 공급 배선(33a)은 스루 홀(16a)에 의해 제 1 층 Al 배선에 의해 형성한 셀 전원 공급 배선(16b)과 접속되어 있고, 마찬가지로 제 2 층 Al 배선에 의해 형성한 접지 공급 배선(34a)은 스루 홀(17a)에 의해 제 1 층 Al 배선에 의해 형성한 셀 접지 공급 배선(17b)과 접속되어 있다. 캡셀(35)은 이상과 같은 구조를 갖기 때문에, 각 셀로의 전원의 공급은 전원 공급 배선(33a) ― 스루 홀(16a) ― 셀 전원 공급 배선(16b)이라고 하는 경로를 거쳐 실행하고, 각 셀로의 접지의 공급은 접지 공급 배선(34a) ― 스루 홀(17a) ― 셀 접지 공급 배선(17b)이라고 하는 경로를 거쳐 실행한다.

종래의 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치는 이상과 같이 구성되어 있기 때문에, 각 셀 열의 폭이 일치된 레이아웃 도면이 완성된 후에 설계 변경에 의해, 인버터, AND, NAND, NOR 등의 논리 회로를 갖는 스탠다드 셀을 새롭게 추가할 필요가 발생하는데, 그 설계 변경이 노광용 마스크를 제작한 후에 발생한 경우에는, 고가의 마스크를 거의 처음부터 만들어야 하기 때문에, 시간과 노력에 더하여 반도체 집적 회로 장치의 제조 비용이 증대한다고 하는 과제가 있었다.

또, 종래 기술의 유사 문헌으로서 일본 특허 공개 평성 제3-259549호 공보가 있다.

본 발명은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 설계 변경에 대하여 유연하게 대응할 수 있는 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치를 얻는 것을 목적으로 한다.

발명의 개시

청구항 1에 기재된 발명에 따른 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치는 P 및 N 채널 MOS 트랜지스터 형성용의 제 1 및 제 2 게이트 전극, 이들 제 1 및 제 2 게이트 전극의 양측에 배치된 제 1의 P형 및 제 2 N형 확산층으로 이루어지는 제 1 기본 쌍이 형성된 피드 스루 셀을 구비한 것이다.

이에 따라, 레이아웃 도면 작성 후 인버터, AND, NAND, NOR 등의 각종 스탠다드 셀을 새롭게 추가하는 회로 변경이 발생하더라도, 제 1 기본 쌍에 배선을 실시하는 것만으로, 상기 각종 논리 회로를 갖는 스탠다드 셀을 형성할 수 있어, 노광용 마스크의 작성 비용의 저감과 작성 기간의 단축을 실현할 수 있는 효과를 얻는다.

청구항 2에 기재된 발명에 따른 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치는 P 및 N 채널 MOS 트랜지스터 형성용의 제 3 및 제 4 게이트 전극, 이들 제 3 및 제 4 게이트 전극의 양측에 배치된 제 3 P형 및 제 4 N형 확산층으로 이루어지는 제 2 기본 쌍이 형성된 캡셀을 구비한 것이다.

이에 따라, 레이아웃 도면 작성 후에 인버터, AND, NAND, NOR 등의 각종 스탠다드 셀을 새롭게 추가하는 회로 변경이 발생하더라도, 제 2 기본 쌍에 배선을 실시하는 것만으로, 상기 각종 논리 회로를 갖는 스탠다드 셀을 형성할 수 있어, 노광용 마스크의 작성 비용의 저감과 작성 기간의 단축을 실현할 수 있는 효과를 얻는다.

청구항 3에 기재된 발명에 따른 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치는 캡셀의 제 2 기본 쌍에 미리 소정의 배선을 실시하여 소망하는 논리 회로의 기초로 되는 준(準) 논리 회로를 형성한 것이다.

이에 따라, 레이아웃 도면 작성 후에 인버터, AND, NAND, NOR 등의 각종 스탠다드 셀을 새롭게 추가하는 회로 변경이 발생하더라도, 준 논리 회로의 배선을 변경하는 것만으로, 상기 각종 논리 회로를 갖는 스탠다드 셀을 형성할 수 있어, 노광용 마스크의 작성 비용의 저감과 작성 기간의 단축을 실현할 수 있는 효과를 얻는다.

청구항 4에 기재된 발명에 따른 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치는 P 및 N 채널 MOS 트랜지스터 형성용의 제 1 및 제 2 게이트 전극, 이들 제 1 및 제 2 게이트 전극의 양측에 배치된 제 1의 P형 및 제 2 N형 확산층으로 이루어지는 제 1 기본 쌍이 형성된 피드 스루 셀과, P 및 N 채널 MOS 트랜지스터 형성용의 제 3 및 제 4 게이트 전극, 이들 제 3 및 제 4 게이트 전극의 양측에 배치된 제 3 P형 및 제 4 N형 확산층으로 이루어지는 제 2 기본 쌍이 형성된 캡셀을 구비한 것이다.

이에 따라, 레이아웃 도면 작성 후에 인버터, AND, NAND, NOR 등의 소규모의 각종 스탠다드 셀에 덧붙여, 플립플롭 등의 대규모의 스탠다드 셀을 새롭게 추가하는 회로 변경이 발생하더라도, 제 1 또는 제 2 기본 쌍에 배선을 실시하는 것만으로, 상기 각종 논리 회로를 갖는 스탠다드 셀을 형성할 수 있어, 노광용 마스크의 작성 비용의 저감과 작성 기간의 단축을 실현할 수 있는 효과를 얻는다.

청구항 5에 기재된 발명에 따른 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치는 피드 스루 셀 및 캡셀의 제 1 및 제 2 기본 쌍에 미리 소정의 배선을 실시하여 소망하는 논리 회로의 기초로 되는 준 논리 회로를 형성한 것이다.

이에 따라, 레이아웃 도면 작성 후에 인버터, AND, NAND, NOR 등의 소규모의 각종 스탠다드 셀에 덧붙여, 플립플롭 등의 대규모의 스탠다드 셀을 새롭게 추가하는 회로 변경이 발생하더라도, 준 논리 회로의 배선을 변경하는 것만으로, 상기 논리 회로를 갖는 각종 스탠다드 셀을 형성할 수 있어, 노광용 마스크의 작성 비용의 저감과 작성 기간의 단축을 실현할 수 있는 효과를 얻는다.

청구항 6에 기재된 발명에 따른 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치는 피드 스루 셀 및 캡셀의 적어도 일부의 제 1 기본 쌍 또는 제 2 기본 쌍에 소정의 배선을 실시하여 소망하는 논리 회로를 형성한 것이다.

이에 따라, 레이아웃 도면 작성 후에 인버터, AND, NAND, NOR 등의 소규모의 각종 스탠다드 셀에 덧붙여, 플립플롭 등의 대규모의 스탠다드 셀를 새롭게 추가하는 회로 변경이 발생하더라도, 제 1 또는 제 2 기본 쌍에 배선을 실시하는 것만으로, 상기 각종 논리 회로를 갖는 스탠다드 셀을 형성할 수 있어, 노광용 마스크의 작성 비용의 저감과 작성 기간의 단축을 실현할 수 있는 효과를 얻는다.

청구항 7에 기재된 발명에 따른 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치는 피드 스루 셀 및 캡셀의 적어도 일부의 준 논리 회로에 소정의 배선을 실시하여 소망하는 논리 회로를 형성한 것이다.

이에 따라, 레이아웃 도면 작성 후에 인버터, AND, NAND, NOR 등의 소규모의 각종 스탠다드 셀에 덧붙여, 플립플롭 등의 대규모의 스탠다드 셀을 새롭게 추가하는 회로 변경이 발생하더라도, 준 논리 회로의 배선을 변경하는 것만으로, 상기 각종 논리 회로를 갖는 스탠다드 셀을 형성할 수 있어, 노광용 마스크의 작성 비용의 저감과 작성 기간의 단축을 실현할 수 있는 효과를 얻는다.

본 발명은 셀 베이스(cell base) 방식, 즉, 논리 회로를 스탠다드 셀 단위로 배치하는 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치에 관한 것이다.

도 1은 셀 베이스 방식에 의해 레이아웃 설계를 행하는 반도체 집적 회로 장치를 나타내는 구성도,

도 2는 논리 회로 레벨로 인버터를 도시하는 도면,

도 3은 도 2에 도시하는 인버터를 CMOS에 의해 스탠다드 셀로서 구성한 예를 도시하는 도면,

도 4는 인버터, NAND, 플립플롭 등의 스탠다드 셀을 횡방향으로 복수개 배치하여 3개의 셀 열을 형성한 예를 도시하는 도면,

도 5는 종래의 피드 스루 셀을 도시하는 도면,

도 6은 도 5에 도시한 피드 스루 셀을 삽입하여 셀 열 폭을 일치시킨 예를 도시하는 도면,

도 7은 설계 변경이 발생한 논리 회로의 예를 도시하는 도면,

도 8은 도 7에 도시하는 설계 변경이 발생한 논리 회로를 피드 스루 셀을 이용하여 실현한 예를 도시하는 도면,

도 9는 각 셀 열에 배치한 캡셀의 배치 상태를 도시하는 도면,

도 10은 종래의 캡셀을 도시하는 도면,

도 11은 본 발명의 실시예 1에 따른 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치에 이용하는 피드 스루 셀의 레이아웃 도면,

도 12는 도 11에 도시한 피드 스루 셀의 트랜지스터 레벨의 회로도,

도 13은 셀 열에 실시예 1에 따른 피드 스루 셀을 이용하여 레이아웃 설계한 결과의 예를 도시하는 도면,

도 14는 설계 변경이 발생한 논리 회로의 예를 도시하는 도면,

도 15는 도 13에 도시한 레이아웃 설계 결과의 예에, 도 14에 도시하는 설계 변경이 발생한 논리 회로를 실시예 1에 따른 피드 스루 셀을 이용하여 실현한 예를 도시하는 도면,

도 16은 도 11에 도시한 인버터의 회로 요소만을 가진 피드 스루 셀을, 결선(結線) 변경하여 인버터 기능을 갖는 피드 스루 셀로 수정하는 방법에 대하여 설명하는 도면,

도 17은 도 16에 도시한 인버터 기능을 갖는 피드 스루 셀로 수정하는 방법을 단면으로 설명하는 도면,

도 18은 본 발명의 실시예 4에 따른 캡셀을 나타내는 구성도,

도 19는 도 18에 도시한 실시예 4에 따른 캡셀로부터 제 2 층 Al 배선으로 이루어지는 전원 공급 배선 및 접지 공급 배선을 제거한 도면,

도 20은 도 19에 도시하는 캡셀의 트랜지스터 레벨의 회로도,

도 21은 실시예 4에 따른 캡셀을 셀 열중에 배치하는 예를 도시하는 도면,

도 22는 설계 변경이 발생한 논리 회로의 예를 도시하는 도면,

도 23은 도 18에 도시하는 캡셀을 NAND 기능을 구비한 캡셀로 변경한 레이아웃을 도시하는 도면,

도 24는 회로 요소만을 가진 캡셀에 결선을 실시하여 NAND 기능을 갖는 캡셀로 수정하는 방법을 도시하는 도면,

도 25는 본 발명의 실시예 7에 따른 캡셀을 나타내는 구성도,

도 26은 도 25에 도시한 실시예 7에 따른 캡셀로부터 제 2 층 Al 배선으로 이루어지는 전원 공급 배선 및 접지 공급 배선을 제거한 도면,

도 27은 도 25에 도시하는 캡셀의 트랜지스터 레벨의 회로도,

도 28은 실시예 7에 따른 캡셀의 사용 방법의 설명도,

도 29는 도 26에 도시한 캡셀의 결선을 변경하여 인버터 기능을 갖는 캡셀로 수정하는 방법을 도시하는 도면,

도 30은 실시예 10에 따른 피드 스루 셀 및 캡셀을 이용하여 레이아웃 설계한 예를 도시하는 도면,

도 31은 도 30에 도시한 레이아웃 설계 후에 설계 변경이 발생한 논리 회로를 피드 스루 셀 및 캡셀을 이용하여 실현한 예를 도시하는 도면,

도 32는 실시예 12에 따른 피드 스루 셀 및 캡셀을 이용하여 레이아웃 설계한 예를 도시하는 도면,

도 33은 도 32에 도시한 피드 스루 셀의 결선을 변경하여 인버터 기능을 갖는 피드 스루 셀로 수정하는 방법을 도시하는 도면,

도 34는 도 33에 도시하는 피드 스루 셀의 트랜지스터 레벨의 회로도,

도 35는 도 32에 도시한 레이아웃 설계 후에 설계 변경이 발생한 논리 회로를 피드 스루 셀 및 캡셀을 이용하여 실현한 예를 도시하는 도면.

발명을 실시하기 위한 최선의 형태

이하, 본 발명을 보다 상세하게 설명하기 위해서, 본 발명을 실시하기 위한 최선의 형태에 대하여, 첨부한 도면에 따라서 설명한다.

(실시예 1)

도 11은 본 발명의 실시예 1에 따른 피드 스루 셀(40)을 도시하는 도면으로, 도 11의 (a)는 레이아웃 평면도, 도 11의 (b)는 B-B'선 단면도, 도 11의 (c)는 C-C'선 단면도, 도 11의 (d)는 D-D'선 단면도, 도 11의 (e)는 E-E'선 단면도이다. 또, 도 12는 트랜지스터 레벨의 회로도이다. 도면에 있어서, 참조부호 10은 P 채널 M0S 트랜지스터(PM0S, 제 1 기본 쌍), 참조부호 10a, 10b는 PM0S(10)의 소스, 드레인을 형성하기 위한 P형 확산층(제 1의 P형 확산층), 참조부호 11은 N 채널 MOS 트랜지스터(NMOS, 제 1 기본 쌍), 참조부호 11a, 11b는 NMOS(11)의 소스, 드레인을 형성하기 위한 N형 확산층(제 2 N형 확산층), 참조부호 13a는 PMOS(10)의 게이트 전극(제 1 게이트 전극), 참조부호 13b는 NMOS(11)의 게이트 전극(제 2 게이트 전극), 참조부호 16은 셀 전원 공급 배선, 참조부호 17은 셀 접지 공급 배선, 참조부호 100은 SiO₂등의 산화막이다.

본 실시예 1에 따른 피드 스루 셀(40)은 PMOS(10)를 형성하기 위한 P형 확산층(10a, 10b), NMOS(11)를 형성하기 위한 N형 확산층(11a, 11b), PMOS(10)의 게이트 전극(13a), NMOS(11)의 게이트 전극(13b), 셀 전원 공급 배선(16), 셀 접지 공급 배선(17)이 형성되고, 또한, 산화막(100)으로 덮혀 있을 뿐으로, 각 부(部)를 접속하는 배선은 실시되어 있지 않다.

본 실시예 1에 따른, 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치에 있어서도, 폭 넓이의 기준으로서, 도 11에 도시하는 피드 스루 셀의 폭(22)의 1/2의 폭(24)을 1 기본 셀 폭(1 BC)으로 하는 점은 종래와 마찬가지이다. 따라서, 도 11에 도시하는 피드 스루 셀의 폭(22)은 2 BC이다.

또한, 도 11에 도시하는 피드 스루 셀의 높이(23)를 셀 높이라고 칭하고, 모든 셀의 높이를 이 셀 높이와 통일시키는 점도 종래와 마찬가지이다.

다음에 동작에 대하여 설명한다.

도 13은 레이아웃 설계한 결과의 예를 도시하는 도면이다. 도 13은 배경 기술의 설명에 이용한 도 8에 대응하는 도면으로, 셀 열(3b)에 도 11에 도시하는 본 실시예 1에 따른 피드 스루 셀(40)을 배치하고 있다. 단, 도 11에 도시하는 본 실시예 1에 의한 피드 스루 셀(40)의 폭은 2 기본 셀 폭(2 BC)이기 때문에, 도 8에서는 4개의 피드 스루 셀(28a∼28d)을 배치한 데 대하여, 2개의 피드 스루 셀(40a, 40b)을 배치하고 있을 뿐이다.

본 실시예 1에 있어서도, 배경 기술과 마찬가지로 셀 열(3c)에 배치한 NAND 셀(31)과 셀 열(3a)에 배치한 인버터(32)를 도 7에 도시하는 바와 같이, 배선(30)에 의해 접속한 경우, 도 13에 도시하는 바와 같이, 셀 열(3c)에 배치한 NAND 셀(31)과 셀 열(3a)에 배치한 인버터(32)를 접속하는 배선(30)은 셀 열(3b)에 배치한 2개의 피드 스루 셀(42a, 42b) 중 1개, 예컨대, 피드 스루 셀(42a)을 가로지르도록 형성한다. 이 배선(30)은 제 2 층 Al 배선에 의해 형성하기 때문에, 제 1 층 Al 배선에 의해 형성한 피드 스루 셀(40a)의 다른 배선과 접촉하는 일이 없다.

본 실시예 1에서는, 상기 레이아웃 도면이 얻어진 후의 설계 변경에 용이하게 대응할 수 있다. 레이아웃 설계의 결과 얻어진 도 13에 도시하는 레이아웃 도면에, 예컨대, 셀 열(3c)에 배치한 NAND 셀(31)과 셀 열(3a)에 배치한 인버터(32) 사이에, 도 14에 도시하는 바와 같이, 인버터(32a)를 삽입하는 설계 변경이 발생한 경우를 고려한다.

본 실시예 1에 따른 피드 스루 셀(40)은, 도 11의 (a)에 도시한 바와 같이, 인버터를 구성하는 회로 요소를 모두 구비하고 있기 때문에, 그들 회로 요소를 결선(結線)시킴으로써 인버터를 형성할 수 있다. 이것을, 도 13에 도시하는 바와 같이, 셀 열(3b)에 배치한 피드 스루 셀(40a)에 적용하여 도 15에 도시하는 바와 같이, 인버터 기능을 구비한 피드 스루 셀(40c)로 변경하고, NAND 셀(31)로부터 배선(30a) 및 인버터(32)로의 배선(30b)를 실시함으로써 소기의 목적이 달성된다.

인버터의 회로 요소만을 가진 피드 스루 셀(40a)에 결선을 실시하여 인버터 기능을 갖는 피드 스루 셀(40c)로 수정하는 방법에 대하여, 도 16을 이용하여 설명한다.

제 1 층 Al 배선층을 피착(被着)한 후 패터닝함으로써 PMOS측 소스 배선(12), 게이트 배선(13), 공통 드레인 배선(14), NMOS측 소스 배선(15)을 형성한다. 그 후, 콘택트 홀(21a∼21f)을 형성하여, 게이트 배선(13)과 게이트 전극(13a 및 13b) 사이, 공통 드레인 배선(14)과 P형 확산층(10b) 및 N형 확산층(11b) 사이, PMOS측 소스 배선(12)과 P형 확산층(10a) 사이, 및 NMOS측 소스 배선(15)과 N형 확산층(11a) 사이를 접속한다. 이어서, 게이트 배선(13)에 입력핀(20a)을 형성하고, 드레인 공통 배선(14)에 출력핀(20b)을 형성한다. 이상에 의해 인버터 기능을 갖는 피드 스루 셀(40c)이 완성된다.

도 17은 본 실시예 1에 따른 셀 베이스 방식에 있어서의 제조 공정을 나타내는 단면도로서, 이 도 17에 근거하여 도 16의 좌측에 도시한 피드 스루 셀(40a)까지의 제조 공정과, 그 후, 피드 스루 셀(40c)로 수정하고, 또한, 도 15에 도시한 바와 같이, 배선될 때까지의 공정을 더욱 자세히 설명한다.

우선, 도 17의 (a)에 도시하는 바와 같이, P형의 기판에 붕소(B) 및 인(P)을 주입하고, 도 17의 (b)에 도시하는 바와 같이, P형층 및 N형층을 형성한다. 다음에, 도 17의 (c)에 도시하는 바와 같이, P형 확산층(10a, 10b) 및 N형 확산층(11a, 11b)을 형성하고, 또한, 게이트 전극(13a, 13b)을 형성한다. 또한, 도 17의 (d)에 도시하는 바와 같이, 산화막(100a)을 형성하고, 도 17의 (e)에 도시하는 바와 같이, 제 1 층 Al 배선을 형성하며, 도 17의 (f)에 도시하는 바와 같이, 산화막(100b)을 형성한다. 이 도 17의 (f)에 있어서, 콘택트 홀(21)을 마련하지 않고, 또한, 제 1 층 Al 배선으로서 셀 전원 공급 배선(16) 및 셀 접지 공급 배선(17)만을 배선한 것이, 도 16의 좌측에 도시한 피드 스루 셀(40a)이다. 본 실시예 1에서는, 이러한 피드 스루 셀(40a)의 상태로, 도 13에 도시하는 바와 같이, 셀 열(3b) 내에 배치해 놓는다.

그 후, 도 16의 우측에 도시한 피드 스루 셀(40c)로 수정하고 싶은 경우에는, 도 17의 (d)에 도시한 바와 같이, 산화막(100a)에 콘택트 홀(21)을 마련하고, 도 17의 (e)에 도시한 바와 같이 소정의 제 1 층 Al 배선을 형성하며, 도 17의 (e)에 도시한 바와 같이 산화막(100b)을 형성한다.

또한, 도 15에 도시한 바와 같이 배선(30a, 30b)과 인버터 회로를 갖는 피드 스루 셀(40c)을 접속하는 경우에는, 도 17의 (f)에 있어서, 스루 홀(20)을 형성하고, 도 17의 (g)에 도시하는 바와 같이, 제 2 층 Al 배선을 형성한다.

여기에서, 콘택트 홀이란 확산층과 기판 상의 배선을 접속하기 위해서 산화막에 개구된 구멍을 말하고, 또한, 스루 홀이란 기판 상의 배선 사이를 접속하기 위해서 산화막에 개구된 구멍을 말한다.

이상과 같이, 본 실시예 1에 따르면, 피드 스루 셀을 이용하여 배치, 배선을 행하여 반도체 집적 회로 장치의 레이아웃을 최적화하는 레이아웃 설계를 행한 후, 이 레이아웃 설계에 근거하여 제조한 LSI에 대하여 회로를 수정할 필요가 발생한 경우에도, 콘택트 홀, 제 1 층 Al 배선, 스루 홀, 제 2 층 Al 배선을 변경하는 것만으로 설계 변경에 대응하는 것이 가능하게 되기 때문에, LSI 제조시에 사용하는 노광용 마스크는 상기 4 공정에 관한 것만을 변경하면 되기 때문에, 노광용 마스크의 수정에 관한 비용 및 시간을 대폭 삭감할 수 있다.

(실시예 2)

도 11에 도시한 실시예 1에 따른 피드 스루 셀(40)은 1개의 PMOS(10)와 1개의 NMOS(11)로 이루어지는 1세트의 CMOS의 구성 부품을 만들어 넣어 놓은 것이었지만, CM0S의 구성 부품은 1세트에 한하지 않고, 복수 세트의 CM0S 구성 부품을 만들어 넣을 수 있다.

이와 같이 함으로써, 피드 스루 셀(40)을 인버터 셀 이외에 NAND나 AND 등의 논리 회로 셀로서 이용할 수 있다고 하는 효과를 얻는다.

(실시예 3)

도 11에 도시한 실시예 1에 따른 피드 스루 셀(40)은 1개의 PMOS(10)와 1개의 NMOS(11)로 이루어지는 1세트의 구성 부품을 만들어 넣어 놓은 것이었지만, 이 구성 부품은 1세트에 한하지 않고, 복수 세트의 구성 부품을 만들어 넣어 놓을 수 있고, 또한, PMOS의 개수와 NMOS의 개수는 일치하지 않아도 무방하다.

이와 같이 함으로써, 피드 스루 셀(40)을 인버터 셀 이외에 NAND나 AND 등의 논리 회로 셀로서 이용할 수 있다고 하는 효과를 얻는다.

(실시예 4)

도 18은 본 발명의 실시예 4에 따른 캡셀(41)을 나타내는 구성도로서, 도면에 있어서, 참조부호 16a는 스루 홀, 참조부호 16b는 제 1 층 Al 배선에 의해 형성한 셀 전원 공급 배선, 참조부호 17a는 스루 홀, 참조부호 17b는 제 1 층 Al 배선에 의해 형성한 셀 접지 공급 배선, 참조부호 33a는 제 2 층 Al 배선에 의해 형성한 전원 공급 배선, 참조부호 34a는 제 2 층 Al 배선에 의해 형성한 접지 공급 배선이다.

전원 공급 배선(33a)은 스루 홀(16a)을 통해 셀 전원 공급 배선(16b)과 접속되어 있고, 접지 공급 배선(34a)은 스루 홀(17a)을 통해 셀 접지 공급 배선(17b)과 접속되어 있다.

본 실시예 4에 따른 캡셀(41)의 높이(23)는 다른 셀의 셀 높이와 동일하다.

도 19는 도 18에 도시한 본 실시예 4에 따른 캡셀(41)로부터 전원 공급 배선(33a) 및 접지 공급 배선(34a)을 제거한 상태를 도시하는 도면이다. 도 20은 트랜지스터 레벨의 회로도이다. 도 19 및 도 20에 있어서, 참조부호 10은 PMOS(제 2 기본 쌍), 참조부호 10c∼10f는 P형 확산층(제 3 P형 확산층), 참조부호 11은 NMOS(제 2 기본 쌍), 참조부호 11c∼11f는 N형 확산층(제 4 N형 확산층), 참조부호 13c, 13e, 13g는 PMOS(10)의 게이트 전극(제 3 게이트 전극), 참조부호 13d, 13f, 13h는 NMOS(11)의 게이트 전극(제 4 게이트 전극), 참조부호 16b는 셀 전원 공급 배선, 참조부호 17b는 셀 접지 공급 배선이다.

본 실시예 4에 따른 캡셀(41)은 PMOS(10)를 형성하기 위한 P형 확산층(10c∼10f), NMOS(11)를 형성하기 위한 N형 확산층(11c∼11f), PMOS(10)의 게이트 전극(13c, 13e, 13g), NMOS(11)의 게이트 전극(13d, 13f, 13h), 셀 전원 공급 배선(16b), 셀 접지 공급 배선(17b)만 형성되어 있고, 각 부를 접속하는 배선은 실시되어 있지 않다.

다음에 동작에 대하여 설명한다.

본 실시예 4에 따른 캡셀(41)은 배경 기술과 마찬가지로 셀 열 중에서 전원 및 접지를 공급하는 셀을 필요로 하는 위치에, 예컨대 도 21에 도시하는 바와 같이 배치한다. 도 21에 도시하는 캡셀(41)은 도 18에 도시한 것과 동일하고, 셀 중에는 PMOS나 NMOS 등을 형성하는 부품을 구비하고 있지만, 각 부를 접속하는 배선은 실시되어 있지 않다. 이 캡셀(41)을 배치한 셀 열 중 각 셀로의 전원의 공급은 전원 공급 배선(33a) ― 스루 홀(16a) ― 셀 전원 공급 배선(16b)이라고 하는 경로를 거쳐 실행하고, 각 셀로의 접지의 공급은 접지 공급 배선(34a) ― 스루 홀(17a) ― 셀 접지 공급 배선(17b)이라고 하는 경로를 거쳐 실행한다.

다음에, 레이아웃 도면이 완성된 후에 설계 변경이 발생하여, 도 22에 도시하는 바와 같이, NAND 셀(31)과 인버터(32) 사이에 NAND 셀(31a)을 삽입해야 하는 경우를 고려한다.

이 때, 도 23에 도시하는 바와 같이, NAND 셀(31)은 셀 열(3c)에 배치되어 있고, 인버터(32)는 셀 열(3a)에 배치되어 있는 것으로 한다. 이 경우, 필요로 하는 NAND 셀(31a)을 셀 열(3b)에 배치하면 배선 길이가 가장 짧게 해결된다. 셀 열(3b)의 우측단에 배치한 캡셀(41)은, 도 19에 도시한 바와 같이, PMOS 및 NMOS를 각각 3개씩 형성할 수 있는 부품을 구비하고 있다. 따라서, 그들 부품에 결선을 실시함으로써 NAND 셀의 기능을 갖는 캡셀(41a)로 변경하고, 도 22에 도시하는 배선(30a∼30c)을 형성함으로써, 소기의 목적을 달성할 수 있다.

계속해서, 회로 요소만을 가진 캡셀(41)에 결선을 실시하여 NAND 기능을 갖는 캡셀(41a)로 수정하는 방법에 대하여, 도 24를 이용하여 설명한다. 도 24의 상부에 있어서, 참조부호 16a는 스루 홀, 참조부호 16b는 셀 전원 공급 배선, 참조부호 17a는 스루 홀, 참조부호 17b는 셀 접지 공급 배선, 참조부호 33a는 전원 공급 배선, 참조부호 34a는 접지 공급 배선이고, 참조부호 10은 PMOS, 참조부호 10c∼10f는 P형 확산층, 참조부호 11은 NMOS, 참조부호 11c∼11f는 N형 확산층, 참조부호 13c, 13e, 13g는 PMOS(10)의 게이트 전극, 참조부호 13d, 13f, 13h는 NMOS(11)의 게이트 전극, 참조부호 16b는 셀 전원 공급 배선, 참조부호 17b는 셀 접지 공급 배선이지만, 이들은 도 18 및 도 19의 것과 동일하기 때문에, 그 설명을 생략한다.

제 1 층 Al 배선층을 피착한 후 패터닝함으로써 PMOS측 소스 배선, 게이트 배선, 공통 드레인 배선, NMOS측 소스 배선을 형성한다. 또한, 개구 형성 및 메탈 충전을 통해 콘택트 홀을 형성한다. 그 결과, 콘택트 홀(21g, 21h, 21i, 21j, 21k, 21m, 21n, 21p, 21q)을 통해 상기한 배선층, 확산층이나 게이트 전극 등이 접속된다. 이어서, 입력핀(18a, 18b) 및 출력핀(19)을 장착하고, 셀 전원 공급 배선(33b) 및 셀 접지 공급 배선(34b)을 제 2 층 Al 배선에 의해 형성하고, 셀 전원 공급 콘택트 홀(16c) 및 셀 접지 공급 콘택트 홀(17c)을 형성함으로써 NAND 기능을 갖는 캡셀(41a)이 완성된다.

상술한 본 실시예 4에 따른 캡셀(41)에서는 PM0S(10)의 게이트 전극 및 NMOS(11)의 게이트 전극을 각각 3개씩 마련한 예를 나타내었지만, 이것에 한정되지 않고, PMOS(10)의 게이트 전극 및 NMOS(11)의 게이트 전극 각각 1개 이상 임의의 개수만큼 마련할 수 있다. 1개씩 마련한 경우에는 인버터를 상정한 것이고, 4개 이상의 다수개를 마련하는 경우에는 플립플롭 등 다수의 트랜지스터를 필요로 하는 복잡한 회로를 상정한 것이다.

이상과 같이, 본 실시예 4에 따르면, 캡셀을 이용하여 배치, 배선을 실행하여 반도체 집적 회로 장치의 레이아웃을 최적화하는 레이아웃 설계를 행한 후, 이 레이아웃 설계에 근거하여 제조한 LSI에 대하여 회로를 수정할 필요가 발생한 경우에도, 콘택트 홀, 제 1 층 Al 배선, 스루 홀, 제 2 층 Al 배선을 변경하는 것만으로 설계 변경에 대응하는 것이 가능하게 되기 때문에, LSI 제조 시에 사용하는 노광용 마스크는 상기 4 공정에 관한 것만을 변경하면 되므로, 노광용 마스크의 수정에 관한 비용 및 시간을 대폭 삭감할 수 있다.

(실시예 5)

도 18 및 도 19에 도시한 실시예 4에 따른 캡셀(41)은 3개의 PMOS(10)와 3개의 NMOS(11)로 이루어지는 3 세트의 구성 부품을 만들어 넣어 놓은 것이었지만, 이 구성 부품은 3 세트에 한하지 않고, 복수 세트의 구성 부품을 만들어 넣어 놓을 수 있다.

이와 같이 함으로써, 캡셀(41)을 NAND 셀 이외의 논리 회로 셀로서 이용할 수 있다고 하는 효과를 얻는다.

(실시예 6)

도 18 및 도 19에 도시한 실시예 4에 따른 캡셀(41)은 3개의 PMOS(10)와 3개의 NMOS(11)로 이루어지는 3 세트의 구성 부품을 만들어 넣어 놓은 것이었지만, 이 구성 부품은 3 세트에 한하지 않고, 복수 세트의 구성 부품을 만들어 넣어 놓을 수 있으며, 또한, PM0S의 개수와 NMOS의 개수는 일치하지 않더라도 무방하다.

이와 같이 함으로써, 캡셀(41)을 NAND셀 이외의 논리 회로 셀로서 이용할 수 있다고 하는 효과를 얻는다.

(실시예 7)

도 25는 본 발명의 실시예 7에 따른 캡셀(42)을 나타내는 구성도로서, 도면에 있어서, 참조부호 16a는 스루 홀, 참조부호 16b는 제 1 층 Al 배선에 의해 형성한 셀 전원 공급 배선, 참조부호 17a는 스루 홀, 참조부호 17b는 제 1 층 Al 배선에 의해 형성한 셀 접지 공급 배선, 참조부호 33a는 캡셀(42) 상에 제 2 층 Al 배선에 의해 형성한 전원 공급 배선, 참조부호 34a는 캡셀(42) 상에 제 2 층 Al 배선에 의해 형성한 접지 공급 배선이다.

전원 공급 배선(33a)은 스루 홀(16a)을 통해 셀 전원 공급 배선(16b)과 접속되어 있고, 접지 공급 배선(34a)은 스루 홀(17a)을 통해 셀 접지 공급 배선(17b)과 접속되어 있다.

도 26은 도 25에 도시한 본 실시예 7에 따른 캡셀(42)로부터 제 2 층 Al 배선으로 이루어지는 전원 공급 배선(33a) 및 접지 공급 배선(34a)를 제거한 도면으로서, 도면에 있어서, 참조부호 10은 PMOS(제 2 기본 쌍), 참조부호 10a, 10b는 PM0S(10)를 형성하기 위한 P형 확산층(제 3 P형 확산층), 참조부호 11은 NMOS(제 2 기본 쌍), 참조부호 11a, 11b는 NMOS(11)를 형성하기 위한 N형 확산층(제 4 N형 확산층), 참조부호 12는 PMOS측 소스 배선, 참조부호 13은 게이트 전극(제 3, 제 4 게이트 전극), 참조부호 14는 공통 드레인 배선, 참조부호 15는 NMOS측 소스 배선, 참조부호 16b는 셀 전원 공급 배선, 참조부호 17b는 셀 접지 공급 배선, 참조부호 18c는 PMOS측 소스 배선(12)과 게이트 배선(13)을 접속하는 배선이다.

도 27은 도 26에 도시한 캡셀(42)의 트랜지스터 레벨의 회로도이고, 동일 부분에는 동일한 부호가 부여되어 있다. 도 12에서 알 수 있는 바와 같이, 도 26에 레이아웃 도면을 도시한 캡셀(42)에 형성해 놓은 것은 CM0S 인버터(준 논리 회로)이다.

도 26에 도시하는 캡셀(42)을 구성하는 CMOS 인버터에 있어서, PMOS(10)의 PMOS측 소스 배선(12) 및 NMOS(11)의 NMOS측 소스 배선(15)은 제 1 층 Al 배선에 의해 각각 셀 전원 공급 배선(16) 및 셀 접지 공급 배선(17)과 접속되어 있다. 또한, PMOS(10) 및 NMOS(11)의 드레인 측은 제 1 층 Al 배선으로 이루어지는 공통 드레인 배선(14)에 의해 공통으로 접속되어 있다. 또한, 게이트 배선(13)은 콘택트 홀을 통해 제 1 층 Al 배선(18c)에 의해 셀 전원 공급 배선(16)과 접속되어 있다. 이에 따라, 게이트 배선(13)이 플로팅(float) 상태가 되더라도 회로가 불안정하게 되는 것을 방지할 수 있다.

다음에 동작에 대하여 설명한다.

본 실시예 7에 따른 캡셀(42)은, 도 25에 도시하는 바와 같은 구조를 갖기 때문에, 각 셀로의 전원의 공급은 전원 공급 배선(33a) ― 스루 홀(16a) ― 셀 전원 공급 배선(16b)이라고 하는 경로를 거쳐 실행하고, 각 셀로의 접지의 공급은 접지 공급 배선(34a) ― 스루 홀(17a) ― 셀 접지 공급 배선(17b)이라고 하는 경로를 거쳐 실행한다.

도 28은 본 실시예 7에 따른 캡셀(42)의 사용 방법의 설명도이다. 본 실시예 7에 따른 캡셀(42)은 통상, 셀 열(3a 및 3c)에 도시하는 바와 같이 각 셀 열의 소정의 위치에 배치한다. 전원 공급 배선(33) 및 접지 공급 배선(34)을 통해서 각 셀 열(3a∼3c)에 전원 및 접지가 공급된다.

지금, 레이아웃 도면이 완성된 후에 설계 변경이 발생하여, 셀 열(3c)에 배치한 NAND셀(31)과 셀 열(3a)에 배치한 인버터(32) 사이에, 도 14에 도시하는 바와 같이, 인버터(32a)를 삽입해야 하는 경우를 고려한다. 본 실시예 7에 따르면 이러한 경우에도, 셀 열(3b)에 배치한 캡셀(42a)의 결선을 변경하는 것만으로, 필요로 하는 인버터(32a)를 얻을 수 있다.

도 28에 도시한 캡셀(42a)의 결선을 변경하여 인버터 기능을 갖도록 수정하는 방법에 대하여, 도 29를 이용하여 설명한다. 도 29 좌측에 도시하는 캡셀로부터 전원 공급 배선(33a) 및 접지 공급 배선(34a)을 제거한, 도면의 중앙에 나타내는 캡셀을 대상으로 하면, 우선, PMOS측 소스 배선(12)과 게이트 배선(13)을 접속하는 배선(18c)을 잘라낸다. 이어서, 도 29의 우측에 도시하는 바와 같이 스루 홀(20a)을 통해 제 2 층 Al 배선으로 이루어지는 입력핀(18)을 부가하고, 제 1 층 Al 배선으로 이루어지는 공통 드레인 배선(14)에 스루 홀(20b)을 통해 제 2 층 Al 배선으로 이루어지는 출력핀(19)을 부가한다.

이상과 같이, 간단한 배선 변경만으로 캡셀(42)을 인버터로서도 기능하는 캡셀(42a)로 변경할 수 있다. 이 결과, 설계 변경에 의해 추가할 필요가 있는 인버터(32a)를 용이하게 제작하는 것이 가능해진다.

이상과 같이, 본 실시예 7에 따르면, 캡셀을 이용하여 배치, 배선을 실행하여 반도체 집적 회로 장치의 레이아웃을 최적화하는 레이아웃 설계를 실행한 후, 이 레이아웃 설계에 근거하여 제조한 LSI에 대하여 회로를 수정할 필요가 발생한 경우, 종래의 캡셀을 사용한 설계에서는 레이아웃 설계를 처음부터 다시 해야 하기 때문에, LSI의 제조에 사용하는 노광용 마스크를 거의 모두 다시 작성해야 하지만, 본 실시예 7에서는, 제 1 층 Al 배선, 스루 홀, 제 2 층 Al 배선을 변경하는 것만으로 설계 변경에 대응하는 것이 가능해지기 때문에, LSI 제조 시에 사용하는 노광용 마스크는 상기 3 공정에 관한 것만을 변경하면 되므로, 노광용 마스크의 수정에 관한 비용 및 시간을 대폭 삭감할 수 있는 효과를 얻는다.

(실시예 8)

도 25 및 도 26에 도시한 실시예 7에 따른 캡셀(42)은 제 2 층 Al 배선을 사용하지 않고, 인버터의 입력핀을 형성해야 할 위치와 셀 전원 공급 배선(16)을 제 1 층 Al 배선(18c)에 의해서 접속하고 있지만, 제 2 층 Al 배선을 사용하지 않은 점은 그대로이며, 인버터의 입력핀을 형성해야 할 위치와 셀 접지 공급 배선(17)을 제 1 층 Al 배선에 의해서 접속하더라도 무방하다.

이와 같이 변경하더라도, 실시예 7과 마찬가지 효과를 얻는다.

(실시예 9)

도 25 및 도 26에 도시한 실시예 7에 의한 캡셀(42)은 제 2 층 Al 배선을 사용하지 않고, 인버터의 입력핀을 형성해야 할 위치와 셀 전원 공급 배선(16)을 제 1 층 Al 배선(18c)에 의해서 접속하고 있지만, 제 2 층 Al 배선을 사용하지 않는 점은 그대로이며, 인버터 대신에 NAND나 AND 등의 논리 회로를 형성하고, 입력핀을 형성해야 할 위치와 셀 전원 공급 배선(16) 또는 셀 접지 공급 배선(17)을 제 1 층 Al 배선에 의해서 접속하더라도 무방하다.

이와 같이 함으로써, 실시예 7에 의해 얻어지는 효과 이외에, 다수의 종류의 논리 회로 셀을 형성할 수 있는 효과를 얻는다.

(실시예 10)

도 30은 본 발명의 실시예 10에 따른 피드 스루 셀(40, 44)과 캡셀(41)을 이용하여 레이아웃 설계된 예를 나타내는 구성도로서, 도면에 있어서, 참조부호 40a∼40n은 도 11에 도시한 PMOS(제 1 기본 쌍)(10), NMOS(제 1 기본 쌍)(11)으로 이루어지는 피드 스루 셀, 참조부호 41a는 도 19에 도시한 PMOS(제 2 기본 쌍)(10), NMOS(제 2 기본 쌍)(11)으로 이루어지는 캡셀, 참조부호 44a, 44b는 PM0S(제 1 기본 쌍)(10) 및 NMOS(제 1 기본 쌍)(11) 각각에 2개의 게이트 전극(제 1, 제 2 게이트 전극)(13i∼13l)을 형성한 피드 스루 셀이다.

이와 같이, 본 실시예 10에 따른 셀 열(3b)은 배선되어 있지 않은 PMOS(10) 및 NMOS(11)으로 이루어지는 피드 스루 셀 및 캡셀만을 셀 열(3b) 내 전체에 배치한 것이다.

다음에 동작에 대하여 설명한다.

도 30에 도시하는 바와 같이, 셀 열(3b)은 모두 피드 스루 셀 및 캡셀이 배치되어 있기 때문에, NAND셀(31)로부터 인버터(32)로의 배선(30)은 자유롭게 셀 열(3b)을 통과시킬 수 있다. 또한, 캡셀에 의해 피드 스루 셀에 전원 공급 및 접지 공급이 행해진다.

또한, 설계 변경이 발생한 경우에 있어서도 각종 논리 회로를 형성할 수 있다.

도 31은 도 30에 도시한 셀 열(3b) 중, 일부의 캡셀(41a), 피드 스루 셀(40a, 44b)에 배선을 실시하여, 논리 회로를 형성한 것이다. 캡셀(41a)에서는 도 24에 도시한 배선을 실시하여, NAND셀을 추가 구성하고 있다. 또한, 피드 스루 셀(40a)에서는 도 16에 도시한 배선을 실시하여, 인버터를 추가 구성하고 있다. 또한, 피드 스루 셀(44b)에 있어서도, 도 24에 도시한 배선을 실시하여, NAND셀을 추가 구성하고 있다.

이상과 같이, 본 실시예 10에 따르면, 셀 열에, 배선되어 있지 않은 PMOS 및 NMOS로 이루어지는 피드 스루 셀 및 캡셀만을 배치하였기 때문에, 설계 변경이 발생하더라도, 인버터, AND, NAND, NOR, 플립플롭 등 각종 논리 회로를 갖는 스탠다드 셀을 최적의 개소에 형성할 수 있다. 또한, 콘택트 홀, 제 1 층 Al 배선, 스루 홀, 제 2 층 Al 배선을 변경하는 것만으로 설계 변경에 대응하는 것이 가능해지기 때문에, LSI 제조 시에 사용하는 노광용 마스크는 상기 4 공정에 관한 것만을 변경하면 되므로, 노광용 마스크의 수정에 관한 비용 및 시간을 대폭 삭감할 수 있는 효과를 얻는다.

(실시예 11)

도 30 및 도 31에 도시한 실시예 10에 따른 캡셀(41a), 피드 스루 셀(40a, 44b)은 PMOS 및 NMOS 각각에 1개 내지 3개의 게이트 전극을 형성하였지만, PMOS 및 NMOS 각각에 4개 이상의 게이트 전극을 형성한 캡셀 또는 피드 스루 셀을 마련하더라도 무방하고, 플립플롭 등 대규모의 논리 회로를 갖는 스탠다드 셀을 더욱 용이하게 형성할 수 있는 효과를 얻는다.

(실시예 12)

도 32는 본 발명의 실시예 12에 의한 캡셀(42)과 피드 스루 셀(43, 45)을 이용하여 레이아웃 설계된 예를 나타내는 구성도로서, 도면에 있어서, 참조부호 42a는 도 26에 도시한 PMOS(제 2 기본 쌍)(10), NMOS(제 2 기본 쌍)(11)에, PMOS측 소스 배선(12), 게이트 전극(제 3, 제 4 게이트 전극)(13), 공통 드레인 배선(14), NMOS측 소스 배선(15), 셀 전원 공급 배선(16b), 셀 접지 공급 배선(17b), PMOS측 소스 배선(12)과 게이트 배선(13)을 접속하는 배선(18c)을 형성한 캡셀이다. 따라서, 이 캡셀(42a)은 CM0S 인버터(준 논리 회로)를 구성하고 있다.

또한, 참조부호 43a∼43n은 피드 스루 셀이지만, 내부의 구성은 캡셀(43a)과 동일한 것이다. 또한, 참조부호 45a, 45b는 피드 스루 셀이지만, 그 내부 구성은 도 33 좌측 도면에 도시하는 바와 같이, 참조부호 16은 셀 전원 공급 배선, 참조부호 17은 셀 접지 공급 배선, 참조부호 10은 PMOS(제 1 기본 쌍), 참조부호 11은 NMOS(제 1 기본 쌍), 참조부호 12a, 12b는 PMOS측 소스 배선, 참조부호 13a, 13b는 게이트 전극(제 1, 제 2 게이트 전극), 참조부호 15는 NMOS측 드레인 배선, 참조부호 18은 PMOS측 드레인 배선과 NMOS측 소스 배선을 접속하는 배선, 참조부호 18d, 18e는 PMOS측 및 NMOS측 게이트 전극과 PMOS측 소스 배선을 접속하는 배선이다.

도 34의 좌측도는 트랜지스터 레벨의 회로도로서, 이와 같이, 피드 스루 셀(45a, 45b)은 CMOS NAND(준 논리 회로)를 구성하고 있다.

이와 같이, 본 실시예 12에 따른 셀 열(3b)은 미리 배선된 CMOS 인버터로 이루어지는 캡셀(42a) 및 피드 스루 셀(43a∼43n), 미리 배선된 CMOS NAND로 이루어지는 피드 스루 셀(45a, 45b)만을 셀 열(3b) 내 전체에 배치한 것이다.

다음에 동작에 대하여 설명한다.

도 32에 도시하는 바와 같이, 셀 열(3b)은 모두 피드 스루 셀 및 캡셀이 배치되어 있기 때문에, NAND셀(31)로부터 인버터(32)로의 배선(30)은 자유롭게 셀 열(3b)을 통과시킬 수 있다. 또한, 캡셀(42a)에 의해 피드 스루 셀에 전원 공급 및 접지 공급이 행해진다.

또한, 설계 변경이 발생한 경우에 있어서도 각종 논리 회로를 형성할 수 있다.

도 35는 도 32에 도시한 셀 열(3b) 중, 일부의 캡셀(42a), 피드 스루 셀(43a, 45b)의 배선을 변경하여, 논리 회로를 형성한 것이다. 캡셀(42a)에서는 도 29에 도시한 바와 같이, 배선을 변경하여 인버터를 추가 구성하고 있다. 또한, 피드 스루 셀(43a)에 있어서도 마찬가지로 배선을 변경하여, 인버터를 추가 구성하고 있다. 또한, 피드 스루 셀(45b)에 있어서도 배선을 변경하여, NAND 셀을 추가 구성하고 있다.

이 피드 스루 셀(45b)의 배선의 변경 방법을 나타낸 것이 도 33이다. 도면에 있어서, PMOS측 및 NMOS측 게이트 전극(13a, 13b)과 PMOS측 소스 배선(12a, 12b)을 접속하는 배선(18d, 18e)을 절단하고, PMOS측 및 NMOS측 게이트 전극(13a, 13b)과 접속된 제 1 층 Al 배선과 제 2 층 Al 배선을 접속하는 입력핀(18a, 18b)을 장착한다. 또한, PMOS측 드레인 배선과 NMOS측 소스 배선을 접속하는 제 1 층 Al 배선의 배선(18)에 제 2 층 Al 배선을 접속하는 출력핀(19)을 장착한다.

도 34의 우측 도면은 배선 변경후의 트랜지스터 레벨의 회로도로서, 이와 같이, 배선을 변경함으로써 NAND셀을 추가 구성할 수 있다.

이상과 같이, 본 실시예 12에 따르면, 셀 열에 미리 배선된 CM0S 인버터로 이루어지는 캡셀 및 피드 스루 셀, 미리 배선된 CMOS NAND로 이루어지는 피드 스루 셀만을 배치하였기 때문에, 설계 변경이 발생하더라도, 인버터, AND, NAND, NOR, 플립플롭 등 각종 논리 회로를 갖는 스탠타드 셀을 최적의 개소에 형성할 수 있다. 또한, 제 1 층 Al 배선, 스루 홀, 제 2 층 Al 배선을 변경하는 것만으로 설계 변경에 대응하는 것이 가능하게 되기 때문에, LSI 제조시에 사용하는 노광용 마스크는 상기 3 공정에 관한 것만을 변경하면 되므로, 노광용 마스크의 수정에 관한 비용 및 시간을 대폭 삭감할 수 있는 효과를 얻는다.

(실시예 13)

도 32 및 도 35에 도시한 실시예 12에 따른 캡셀(42a), 피드 스루 셀(43a, 45b)은 CMOS 인버터로 이루어지는 캡셀 및 피드 스루 셀, CMOS NAND로 이루어지는 피드 스루 셀을 배치하였지만, CMOS 인버터 및 CMOS NAND에 한정되는 것이 아니라, 미리 상정되는 AND, NOR, 플립플롭 등 각종 논리 회로를 갖는 캡셀 또는 피드 스루 셀을 배치하더라도 무방하고, 여러가지 설계 변경에 용이하게 대응할 수 있는 효과를 얻는다.

이상과 같이, 본 발명에 따른 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치는 레이아웃 도면 작성 후의 설계 변경에 유연하게 대응할 수 있기 때문에, 특정 용도용 소량 생산의 반도체 집적 회로 장치의 설계 등에 이용하는 데 적합하다.

Claims (7)

1. 소정의 논리 회로를 배치한 스탠타드 셀과, 그 스탠다드 셀에 전원 공급 및 접지 공급하는 캡셀과, P 채널 M0S 트랜지스터 형성용의 m₁(m₁은 임의의 자연수)개의 제 1 게이트 전극, 이 제 1 게이트 전극의 양측에 배치된 (m₁+1)개의 제 1 P형 확산층, N 채널 MOS 트랜지스터 형성용의 n₁(n₁은 임의의 자연수)개의 제 2 게이트 전극, 이 제 2 게이트 전극의 양측에 배치된 (n₁+1)개의 제 2 N형 확산층으로 이루어지는 제 1 기본 쌍이 형성되고, 상기 스탠다드 셀 및 캡셀과 함께 셀 열을 구성하며, 그 셀 열의 폭을 통일하는 피드 스루 셀을 포함한 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치.
2. 소정의 논리 회로를 배치한 스탠다드 셀과, P 채널 M0S 트랜지스터 형성용의 m₂(m₂는 임의의 자연수)개의 제 3 게이트 전극, 이 제 3 게이트 전극의 양측에 배치된 (m₂+1)개의 제 3 P형 확산층, N 채널 MOS 트랜지스터 형성용의 n₂(n₂는 임의의 자연수)개의 제 4 게이트 전극, 이 제 4 게이트 전극의 양측에 배치된 (n₂+1)개의 제 4 N형 확산층으로 이루어지는 제 2 기본 쌍이 형성되고, 상기 스탠다드 셀과 함께 셀 열을 구성하며, 그 스탠다드 셀에 전원 공급 및 접지 공급하는 캡셀을 포함한 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치.
3. 제 2 항에 있어서,

   상기 캡셀은 미리 제 2 기본 쌍에 소정의 배선을 실시하여 소망하는 논리 회로의 기초로 되는 준 논리 회로를 형성한 것을 특징으로 하는 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치.
4. P 채널 MOS 트랜지스터 형성용의 m₁(m₁은 임의의 자연수)개의 제 1 게이트 전극, 이 제 1 게이트 전극의 양측에 배치된 (m₁+1)개의 제 1의 P형 확산층, N 채널 MOS 트랜지스터 형성용의 n₁(n₁은 임의의 자연수)개의 제 2 게이트 전극, 이 제 2 게이트 전극의 양측에 배치된 (n₁+1)개의 제 2 N형 확산층으로 이루어지는 제 1 기본 쌍이 형성된 셀 열 폭 통일용의 피드 스루 셀과, P 채널 M0S 트랜지스터 형성용의 m₂(m₂는 임의의 자연수)개의 제 3 게이트 전극, 이 제 3 게이트 전극의 양측에 배치된 (m₂+1)개의 제 3 P형 확산층, N 채널 MOS 트랜지스터 형성용의 n₂(n₂는 임의의 자연수)개의 제 4 게이트 전극, 이 제 4 게이트 전극의 양측에 배치된 (n₂+1)개의 제 4 N형 확산층으로 이루어지는 제 2 기본 쌍이 형성되고, 상기 피드 스루 셀과 함께 셀 열을 구성하며, 그 피드 스루 셀에 전원 공급 및 접지 공급하는 캡셀을 포함한 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치.
5. 제 4 항에 있어서,

   상기 피드 스루 셀 및 캡셀은 미리 제 1 및 제 2 기본 쌍에 소정의 배선을 실시하여 소망하는 논리 회로의 기초로 되는 준 논리 회로를 형성한 것을 특징으로 하는 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치.
6. 제 4 항에 있어서,

   상기 피드 스루 셀 및 캡셀의 적어도 일부의 제 1 기본 쌍 또는 제 2 기본 쌍에 소정의 배선을 실시하여 소망하는 논리 회로를 형성한 것을 특징으로 하는 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치.
7. 제 5 항에 있어서,

   상기 피드 스루 셀 및 캡셀의 적어도 일부의 준 논리 회로에 소정의 배선을 실시하여 소망하는 논리 회로를 형성한 것을 특징으로 하는 셀 베이스 방식에 의해 레이아웃 설계된 반도체 집적 회로 장치.