JPH03125430A - 集積回路装置の製造方法 - Google Patents

集積回路装置の製造方法

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JPH03125430A
JPH03125430A JP1264165A JP26416589A JPH03125430A JP H03125430 A JPH03125430 A JP H03125430A JP 1264165 A JP1264165 A JP 1264165A JP 26416589 A JP26416589 A JP 26416589A JP H03125430 A JPH03125430 A JP H03125430A
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electrode
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和広 坂下
Shuichi Kato
周一 加藤
Isao Takimoto
滝本　功
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路装置（以下「ＩＣ装置」と記す）およ
びその製造方法に関し、特に、多品種少量生産の場合で
あっても低いコストで開発あるいは製造することのでき
るＩＣ装置およびその製造方法に関するものである。
［従来の技術］ 近年の製造技術の進歩に伴い、ＩＣ装置は益々高集積化
、高機能化し、電子産業におけるその重要性は日々大き
なものになっている。また電子装置の多様化に伴い、多
品種少量生産のＩＣ装置の需要が増加している。従来、
多品種少量生産のＩＣ装置として、マスクスライス方式
の製造技術とＣＡＤを利用した設計技術を併用したゲー
トアレイＩＣ装置が一般に多用されている。しかし、方
で電子回路装置の性能を一層向上させるため、多品種少
量生産といえども、より高い性能すなわち高速性、高集
積度、低消費電力などのＩＣ装置に対する要求が増加し
てきている。このような高性能な多品種少量生産のＩＣ
装置は、すべての工程のマスクを専用に作製して製造さ
れ、さらにこれらの製造の過程で必要とされる治工具類
もその種類に応じて専用のものが使用されている。
このような多品種少量生産の場合のＩＣ装置の構成、す
なわち、装置内部の回路と外部との電気信号のやり取り
を行ない、かつリード線をボンディングする端子である
電極パッドや、信号処理機能を有する内部論理回路など
からなる回路の配置構成を、それぞれ異なる信号処理機
能と入出力端子数を有する２つのＩＣ装置の場合につい
て説明する。
第１４Ａ図および第１４Ｂ図は、互いに異なる信号処理
機能と入出力端子数を有する２つのＩＣ装置のチップ構
成の従来例を示している。第１４Ａ図に示す第１のＩＣ
装置の基板］０と第１４Ｂ図に示す第２のＩＣ装置の基
板２０はその主面の大きさが異なり、またそれぞれの電
極パッド１１゜２１の数とそれらの配列パターンが異な
る構成になっている。また各々の基板１０．２０上の電
極パッド１１．２１に囲まれた領域には、主として内部
論理回路からなる回路１２．２２が形成されている。さ
らに、回路１２．２２の入出力端子は、それぞれ対応す
る電極パッド１．１．２１と導通するように配線処理が
施されている。
第１５Ａ図および第１５Ｂ図は、第１４　Ａ図に示した
第１のＩＣ装置のウェハテストの様子を、チップのブロ
ービングに注目して示した図である。
このウェハテストは、ウニハエ程終了後最終の製品の形
に組立てる前の段階で、形成された回路の動作をチエツ
クし、チップが良品であるか否かをテストする工程であ
り、ＩＣ装置の開発段階および製造工程において通常実
施されているものである。このウェハテストにおいては
、第１５Ａ図および第１５Ｂ図を参照して、ステージ４
０の上に載置された基板１０の電極パッド１１に、固定
プローブカード基板３０から延びたブロービング用の導
電性の針３１の先端が接触している。固定プローブカー
ド基板３０の下面には、導電性の配線パターン３２か形
成されており、また固定プローブカード基板３０の上面
には、テスト装置（図示せず）との間で前記信号の伝達
を行なうための電極３３が形成されている。この電極３
３と配線パターン３２は、貫通穴３４の内周壁を覆う導
電性の物質によって導通されている。導電性の針３１は
、導電性の接着物質３５により配線パターン３２に接着
固定されている。
このウェハテストにおいては、第１５Ａ図および第１５
Ｂ図を参照して、ステージ４０上に多数の第１のＩＣ装
置が隣接配置されているウェハを載せて仮固定し、ウェ
ハ上の特定のチップ内の各電極パッド１１に固定プロー
ブカード基板の対応する針３１の針先を押付け、電極パ
ッド１１と電気的な接続を図る。その結果電極パッド１
１、針３１、接着物質３５、配線パターン３２、貫通穴
３４、固定プローブカードの電極３３を介して当該節１
のＩＣ装置内の回路１２とテスト装置との電気信号の伝
達がなされ、当該節１のＩＣ装置の動作試験が実施され
る。
第１６Ａ図および第１６Ｂ図には、第１のＩＣ装置を製
品化するために筐体５０に載置した様子を示している。
これらの図を参照して、基板１０が筐体５０のキャビテ
ィ５３上に載置され、基板１０上の電極パッド１］は、
導線５］および配線パターン５２を介して筐体５０の電
極（図示せず）と電気的に接続されている。このように
してＩＣ基板１０が筐体５０に組込まれた後、その表面
を樹脂封止などによって密封して最終の製品に形成され
る。以上のウェハテストおよび筐体５０への基板の組込
みについては、第１のＩＣ装置を例にとって示したが、
これらの工程は、多品種少量生産においては各々の種類
のＩＣ装置においてそれぞれ実施される。すなわち第２
のＩＣ装置についてもウェハテストおよび筐体５０への
組込みが行なわれるが、この場合には電極パッド２１の
相対的な配置が電極パッド１１の相対的な配置と異なる
ため、ウェハテストにおいては各電極パッド２１と接触
するブロービング用の針３１の先端の位置を電極パッド
２１の配置に合わせて調整される。
また基板２０を筐体５０に組込んだ場合にも、導線５１
により配線パターン５２と電極パッド２１との接続を行
なうため、上記第１のＩＣ装置の場合とは異なるパター
ンのワイヤボンディングが行なわれる。
なお、電極パッド１１と回路１２の配線接続の様子は、
例えば第１７Ａ図〜第１７Ｃ図に示すようになっている
。このＩＣ装置の回路は、第１７Ｃ図にその等価回路を
示すように、回路１２中の２個のＭＯ８型ＬＤＤ構造ト
ランジスタ１４に共通の端子１３がコンタクトホール１
５によって電極パッド１１の導電線１１ａと電気的に接
続されている。回路１２の全表面および電極パッド１１
の導電線１１ａの表面は、絶縁膜１６によって被覆され
保護されている。
また、電極パッド１１と回路１２の配線接続は、第１８
図に示すように、人出力バッファ回路１７を介して行な
われる場合もある。この人出力バツファ回路１７は、回
路１２の信号処理速度に応じて、電極パッド１１から入
力される信号を一時的に記憶し、装置外部の回路などと
回路１２との処理速度の整合を図るものである。
」二連の電極パッド１１１回路１２および人出力バッフ
ァ回路１７は、いずれも通常の写真製版技術で極めて微
細な加工が可能である。
［発明が解決しようとする課題］ 上記従来の多品種少量生産の場合の集積回路装置の構成
では、次のような問題があった。
従来の多品種少量生産において第１のＩＣ装置と第２の
ＩＣ装置を開発する場合、ウェハテストの際に第１のＩ
Ｃ装置用の固定プローブカードを第２のＩＣ装置に流用
しようとすると、両者間で電極パッド１１と電極パッド
２１との数および配列パターンが同一でないため、電極
パッド２１と針３１との間で電気的接続が図れない場合
が生じる。したがって両者間で固定プローブカードを共
用することは困難である。また電極パッド１］と電極パ
ッド１２との数がほぼ同数であったとしても、それぞれ
のＩＣ装置を筐体５０に組込む場合、筐体５０を共用す
るために一方のＩＣ装置に適した筐体５０を他方のＩＣ
装置に流用しようとすると、隣接する導線５１同士が接
触し電気的に短絡してしまう危険性が生じる。したがっ
て一般には、両方のＩＣ装置に同一の筐体５０を使用す
ることは不可能である。このように、２種類のＩＣ装置
を開発あるいは製造する場合に、ＩＣ装置ごとにその種
類に応じた固定プローブカード３０あるいは筐体５０を
専用に製作する必要が生じ、試作製造費の増大を招くと
いう問題があった。
また、導線５１の接続のためのワイヤボンディング工程
は、機械的精度の限界から、一般にその位置精度の調節
が容易ではない。そのため電極パッド１１．１２の配列
パターンが変わると、ワイヤボンディングの位置精度調
節のために労力を要し、やはり製造費の増大につながる
。
なお上記の例においては２種類のＩＣ装置を開発あるい
は製造する場合について述べたが、一般の多品種少量生
産においてはＩＣ装置の種類は極めて多数であると考え
られるため、上記の問題は現実にははるかに深刻なもの
となっている。
−刃固定ブローブカード３ｏと筐体５ｏを複数］　０ のＩＣ装置間で共用するために、それらのＩＣ装置の基
板サイズや電極パッドの数およびその配列パターンを、
最も大きいＩＣ装置の構成に統一すると、上記の問題点
は解消する。しかしながら基板上に無駄な領域、すなわ
ち回路の領域と電極パッドとの間に生じる空白がより大
きくなり、ＩＣ装置の集積度を低下させるだけでなく、
導電配線パターンが長くなる。ことによる抵抗増のため
にその性能をも劣化させるという新たな問題点が生じて
しまうことになる。
本発明は上記のような従来の問題点を解消するため、多
品種少量生産であっても、低いコストで設計開発および
量産時の製造が行なえ、しかも性能および集積度の高い
ＩＣ装置およびその製造方法を提供することを目的とす
る。
［課題を解決するための手段］ 本発明の集積回路装置は、基板と、この基板上に形成さ
れるとともに複数の入出力端子を有する回路と、基板上
に設けられ、回路と装置外部との信号の人出力を行なう
ための複数の電極パッドと、１ この電極パッドと回路の対応する入出力端子とを導通す
る配線手段とを備えている。この集積回路装置の特徴は
、電極パッドが基板上において所定の個数および所定の
配列パターンになるように形成されており、基板は少な
くともその所定個数の電極パッドを配置し得る任意の大
きさを有し、回路は、基板上の電極パッドが占める位置
以外の任意の位置に配され、かつ電極パッドと導通され
る回路の入出力端子の数が電極パッドの数を越えない点
にある。
また本発明の集積回路装置の製造方法は、複数の基板の
それぞれの主面上に、同一個数の電極パッドを同一の配
列パターンで形成する工程と、各基板のそれぞれの表面
上の複数の電極パッドが位置しない領域に、信号処理機
能の異なる回路を形成する工程と、その回路の入出力端
子とそれに対応する電極パッドとの間に配線処理を施す
工程とを備えたものである。
さらに、本発明の集積回路装置の製造方法は、他の局面
においては、まず複数の基板の表面上に２ それぞれ信号処理機能の異なる回路を形成する。
次に、この回路の表面を絶縁層で覆い、その絶縁層上に
、同一個数の電極パッドを同一の配列パターンで形成す
る。その後、回路の入出力端子と電極パッドとの間に配
線処理を施す。
［作用］ 本発明によれば、種類の異なるＩＣ装置間において、電
極パッドの数およびその配列パターンが同一であるため
、ウェハテストにおけるプローブカード基板あるいは製
品化のために組込む筐体およびその配線パターンを同一
にすることができる。
その結果多品種少量生産においても、複数の異なる種類
のＩＣ装置間においてプローブカード基板あるいは筐体
を共用することができる。また、機械的精度の限界から
位置精度の調節が困難な、外部端子と電極パッドとを接
続するワイヤボンディングのパターンも同一にできるた
め、種類の異なるＩＣ装置ごとにその位置の調節を繰返
す必要がない。
また本発明のＩＣ装置の製造方法によれば、多３ 品種少量生産における種類の異なる複数のＩＣ装置のウ
ェハテスト、筐体への組込み、および外部端子と電極パ
ッドとのワイヤボンディングを、同一の装置でしかも同
一の条件で行なうことができる。
さらに、まず複数の基板上に回路を形成し、この回路を
覆う絶縁層上に電極パッドを形成することにより、平面
的には回路が形成された領域上に電極パッドを形成する
ことのできる多層集積回路装置が形成される。
［実施例］ 以下本発明の実施例を図面を参照しながら説明する。
第１Ａ図および第１Ｂ図はそれぞれ本発明の第１の実施
例による第１のＩＣ装置および第２のＩＣ装置のチップ
構成を示している。上記従来例においては、第１のＩＣ
装置と第２のＩＣ装置では電極パッド１１と電極パッド
２１の数およびその配列パターンが異なっていたが、本
実施例においては第２のＩＣ装置の電極パッド２１の数
を増や４ して電極パッド１１の数と同一にし、かつ基板１０，２
０の三辺に沿ってコの字状に同一パターンで配列してい
る。第２のＩＣ装置で増加した電極パッド２１は、回路
２２の動作には不要のものであり、実際には信号の伝達
に利用されていない。
また、電極パッド１１．２１か配置されている基板１０
．２０の一辺を、電極パッド１１．２１の位置に対して
相対的に左右方向に移動させることにより、第１のＩＣ
装置の基板１０と第２のＩＣ装置の基板２０はそのサイ
ズが異なっている。さらに基板１０．２０上の電極パッ
ド１１．２１より内側の領域には、相互に横幅が異なる
回路１２゜２２が形成されている。回路１２．２２は主
として信号処理機能を有する内部論理回路からなり、そ
の複数の入出力端子（図示せず）はそれぞれ対応する電
極パッド１１．２１との間で配線処理が施されている。
これらのＩＣ装置は、第１５Ａ図および第１５Ｂ図に示
す従来と同様の方法でウェハテストが行なわれる。また
第１６Ａ図および第１６Ｂ図に示５ す従来と同様の方法で筐体５０への組込みが実施される
。この際、第１のＩＣ装置と第２のＩＣ装置の間で電極
パッド１．１．２１の配列パターンが同一になるので、
ウェハテストの実施において、同一のプローブカード基
板を使用することができる。また筐体５０への組込みに
際しては、同一の筐体５０を使用することができる。ま
た、第２のＩＣ装置の電極パッド２１のうち、信号の人
出力に寄与しないものは、ウェハテストの際には単に針
３１が接触するための領域となり、筐体５０上の組立て
の後にも、実質的に回路を動作させる信号の入出力には
使用されない状態となる。
したがって本実施例によれば、横方向の幅および信号処
理機能の異なる回路１２．２２を開発あるいは製造する
に際し、同一の装置でウェハテストを行なうことができ
る。また同一の筐体５０への装着が可能となる。その結
果、多品種少量生産において、上記のように横幅などが
相違する回路を形成した２種類のＩＣ装置の開発コスト
や製造コストを低減することができる。また、本実施例
６ では２種類の異なるＩＣ装置について示したが、その種
類の数が多くなるほど、その効果は大きなものとなる。
第２Ａ図および第２Ｂ図はそれぞれ本発明の第２の実施
例における第１のＩＣ装置および第２のＩＣ装置のチッ
プ構成を示している。この実施例では、電極パッド１１
．２１の数および配列パターンを同一にし、かつ基板１
０．２’０のそれぞれの相対向する二辺に沿って電極パ
ッド１１．２１を直線状に配列している。また、電極パ
ッド１１゜２１の配置されていない基板１０．２０の対
向する二辺の距離を異ならせることにより、第１のＩＣ
装置の基板１０と第２のＩＣ装置の基板２０はサイズが
異なるものとなっている。
本実施例によっても、上記第１の実施例とほぼ同様の効
果が得られるとともに、さらに電極パッド１１．２１に
対する回路１２．２２の横方向の相対位置をより柔軟に
決めることができる。
第３Ａ図および第３Ｂ図はそれぞれ本発明の第３の実施
例における第１のＩＣ装置と第２のＩＣ］７ 装置のチップ構成を示している。この実施例では、電極
パッド１１．２１の数および配列パターンを同一にし、
かつ基板１０．２０のそれぞれの隣り合う二辺に沿って
くの字状に配列している。また、基板１０．２０の四辺
のうち電極パッド１１，２１の配置されていない二辺の
電極パッド１１，２１に対する相対位置を左右方向また
は上下方向に異ならせることにより、基板１．０．２０
のサイズが異なるものとなっている。
本実施例によれば、縦横両方の幅が異なる回路を形成し
た複数のＩＣ装置について、上記第１の実施例とほぼ同
様の効果が得られる。
第４Ａ図および第４Ｂ図はそれぞれ本発明の第４の実施
例における第１のＩＣ装置と第２のＩＣ装置のチップ構
成を示している。この実施例では、電極パッド１．１．
２１の数および配列パターンを同一にし、かつ基板１０
．２０の一辺に沿って直線状に配列している。また、基
板１０．２０の四辺のうち、電極パッド１．１．２１の
配置されていない三辺の電極パッド１．１．２１に対す
る相対位８ 置を左右方向または上下方向に異ならせることにより、
基板１０．２０のサイズが異なるものとなっている。
本実施例によっても、上記第３の実施例とほぼ同様の効
果が得られるとともに、さらに電極パッド１１．１２に
対する回路１２．２２の横方向の相対位置をより柔軟に
決めることができる。
ｉｓＡ図および第５Ｂ図はそれぞれ本発明の第５の実施
例における第１のＩＣ装置と第２のＩＣ装置のチップ構
成を示している。この従来例では、電極パッド１１２１
の数および配列パターンを同一にし、かつ基板１０．２
０主面上において、同一の大きさおよび形状を有する長
方形の四辺に沿って配列している。また、基板１０．２
０の四辺の電極パッド１１．２１に対する相対位置を左
右方向または上ド方向に異ならせることにより、基板１
０．２０のサイズが異なるものになっている。さらに、
電極パッド１．１．２１と基板１０゜２０の周辺との間
の領域および電極パッド１１゜２０で囲まれた領域には
、それぞれ回路１２，２９ ２が一部ずつ配置されている。
本実施例によれば、縦横両方の幅の異なる回路を形成し
た複数種類のＩＣ装置について、上記と同様の効果を得
ることができる。また、本実施例では電極パッド１１．
２１と回路１２．２２との相対的位置関係をさらに柔軟
に決めることができるとともに、電極パッド１１，２］
を基板１０゜２０の中央近傍に配置しているため、基板
１０゜２０の中央近傍に位置する回路１２．２２の入出
力端子と電極パッド１１．２１との距離が比較的短くな
り、配線処理がよりやりやすくなるというメリットもあ
る。
次に本発明の第６の実施例について第６Ａ図および第６
Ｂ図に基づいて説明する。これらの図は、それぞれ本実
施例の第１のＩＣ装置と第２のＩＣ装置のチップ構成を
示している。本実施例は、上記第１〜第５の実施例と異
なり、電極パッド］１゜２］は、それぞれ同一個数、同
一配列パターンで、はぼ格子状に複数列配列されている
。電極パッド１．１．２１の数は、回路１２．２２の入
出力端子０ と装置外部との信号の伝達に必要な数よりも多くなって
いる。したがって回路１２．２２の入出力端子と配線接
続される電極パッド１１．２１以外の余分な電極パッド
１１．２１は、信号の伝達には利用されていない。また
、基板１０．２０は各辺の電極パッド１１．２１に対す
る相対位置関係を左右方向および上下方向に異ならせる
ことにより、サイズが異なる構成になっている。
第７Ａ図および第７Ｂ図には、本実施例によるＩＣ装置
を絶縁物質で構成された筐体５０に載置した様子を示し
ている。同図に示すように、第１のＩＣ装置は電極パッ
ド１１の側を下に向けて筺体５０に載置されており、電
極パッド１１に対応する位置に筐体５０の電極５４が形
成されている。
筐体５０の内部には導電性配線パターン５５が設けられ
、この導電性配線パターン５５と電極５４とは導電性の
配線物質５６により電気的に導通されている。電極５４
とそれに対応する電極パッド１］は、導電性の接着物質
５７により相互に電気的に導通されかつ固着されている
。配線パターン１ ５５は、筐体５０の外部電極（図示せず）に電気的に接
続されている。
このように筐体５０に組込まれた第１のＩ’Ｃ装置は、
この後その表面を樹脂封止によって密封されて最終の製
品が完成する。電極パッド１１は、導電性の接着物質５
７、導電性配線物質５６、筐体の導電性パターン５５を
介して筐体５０の外部電極と電気的に接続され、その結
果筺体５０の外部電極から回路１２の信号処理機能を電
気的に利用することが可能になっている。
本実施例においても、第１のＩＣ装置と第２のＩＣ装置
の間で電極パッド１．１，２］の配列パターンが同一で
あるので、ウェハテストの実施に際し、同一のプローブ
カード基板が利用され、筐体５０への組込みに際しても
同一の筐体を使用することができる。
本実施例の電極パッド１１，２］と回路１２゜２２の位
置関係として、第８Ａ図および第８Ｂ図に示す態様も可
能である。この態様においては、電極パッド１１．２１
の数および配列パターンを２ 同−にし、かつ基板１０．２０のほぼ中央に格子状に配
列している。また、基板１０２０の四辺の電極パッド１
１．２１に対する相対的な位置を左右方向および上下方
向にすらすことによって、基板１０．２０のサイズが異
なるものになっている。
次に本発明の第７の実施例について説明する。
本実施例における第１のＩＣ装置および第２のＩＣ装置
のチップ構成は、第９Ａ図および第９Ｂ図に示すように
、平面的には上記第６の実施例における第８Ａ図および
第８Ｂ図に示すものと同様である。本実施例の構成が上
記第６の実施例と異なるのは、本実施例のＩＣ装置が多
層構造を有し、電極パッド１１．２１が回路１．２．２
２が形成された層とは別の最上層の表面上に形成されて
いる点である。
第１０Ａ図および第１０Ｂ図に、本実施例の第１のＩＣ
装置を筐体５０に載置した様子を示している。本実施例
における基板１０の筺体５０上の載置の状態と配線接続
については上記第６の実施３ 例において述べた第７Ａ図および第７Ｂ図に示したもの
とほぼ同様である。本実施例によれば、多層構造のＩＣ
装置においても上述の実施例と同様の効果を得ることが
できる。すなわち、基板１０゜２０の最上層に電極パッ
ド１１．２１を同一個数および同一の配列パターンで形
成することにより、ウェハテストにおけるプローブカー
ド基板あるいは製品化段階において組込む筐体を、複数
の種類のＩＣ装置について同一のものを使用することが
できる。さらに本実施例の場合、電極パッド１１゜２１
を形成する基板１０．２０の面が回路１２゜２２が形成
される層と異なるため、平面的には回路１２．２２の形
成される領域上にも電極パッド１１．２１を配列するこ
とができる。
なお、本実施例の態様として、上記第６の実施例におＣ
する第９Ａ図および第９Ｂ図に示す態様に対応する第１
１Ａ図および第１１Ｂ図に示す配置も可能である。
次に上記各実施例のうち主なものについて、基板１０上
の電極パッド１１および回路１２の配列４ の具体例を第１２Ａ図、第１２Ｂ図および第１２Ｃ図に
示す。第１２Ａ図および第１２Ｂ図に示した配列の具体
例は、上記第５の実施例の２種類の具体的態様を示して
いる。なおこれらの配列の具体例には各電極パッド１１
と回路１２との間の配線接続を人出力バッファ回路１７
を媒介として行なっている。第１２Ｃ図に示す配列の具
体例は、上記第７の実施例の一態様を示している。この
具体例においては人出力バッファ回路１７を電極パッド
１１と同じ基板］０の最上層の周辺に配列している。第
１２Ｃ図に示す具体例の１つの電極バッド１１近傍の様
子はたとえば第１３Ａ図、第１３Ｂ図および第１３Ｃ図
に示すようになっている。
これらの図を参照して、電極パッド１１の近傍において
は、ＭＯ３型ＬＤＤ構造トランジスタ１４や導電配線層
１８がコンタクトホール１９て電気的に接続されて形成
された回路１２の表面は、層ｍ１絶縁膜１．６　ａで覆
われている。その上に形成された電極パッド１１と回路
１２の間には、電極パッド１２の近傍ではコンタクトホ
ールが設けられ５ ておらず、この領域で両者は導通されていない。
また、電極パッド１１の周辺とその導電線１］ａの表面
は、絶縁膜１６ｂで覆われ、保護されており、その結果
電極パッド１１の矩形表面が、ＩＣ装置の表面に露出す
る構成となっている。
電極パッド１］と回路１２の入出力端子との接続は、各
々から延びた導電線パターン同士が回路１２の領域の外
側において形成されたコンタクトホールを介して接続さ
れる。たとえば第１２Ｃ図に示す具体例においては、Ｉ
Ｃ装置の最上層周辺に形成された各人出力バッファ回路
１７の端子と、その直下に位置する回路１２の導電線と
がコンタクトホールを介して導通されている。
以上述べたように上記各実施例によれば、いずれの場合
も電極パッド１１．２１の数およびその配列パターンが
固定されている。そのため、多品種少量生産の場合に設
計変更を要するのは、回路１２．２２と電極パッド１．
１．２１との間の入出力バッファ回路１７なとを含む配
線接続のみである。このような配線接続はＣＡＤの設計
技術の進６ 展に伴って比較的容易に設計変更が行なえ、マスクの設
計製作も容易である。したがって、いずれの実施例の場
合も、電極パッド１１．．２１、回路１２．２２および
人出力バッフ７回路１７などの形成は、通常の写真製版
技術によって比較的容易に行なえる。
また、電極パッド１１．２１の数や配列パターンを固定
しているため、回路１２．２２の大きさが小さいＩＣ装
置の場合には、電極パッド１１゜２１と回路１２．２２
の間の空白の領域が比較的大きくなってしまう。しかし
ながら本発明を適用する多品種少量生産のＩＣ装置は、
機能や用途が比較的近い一群のものを対象とする場合が
多く、そのような空白領域がそれほど大きくならない場
合が多い。また、この空白領域が大きい場合、回路１２
．２２と電極パッド１１．２１との配線長が長くなり、
その抵抗の増加が問題となる。しかしこの領域は、電極
パッド１１．２１と人出力バッファ回路１７の間の配線
領域であり、ＩＣ装置内部の配線に比較すると、その１
０倍以上も大き７ な容量性負荷が寄生的に接続されている。したがってこ
の空白領域が多少大きくなっても、その電気的特性の劣
化は無視できるものと考えられる。
［発明の効果コ 以上述べたように本発明によれば、電極パッドの個数お
よびその配列パターンを固定し、基板の大きさや回路の
機能を任意とすることにより、多品種少量生産のＩＣ装
置において、ウェハテストの際に使用するプローブカー
ド基板や、製品化のためにＩＣ装置を載置する筐体、あ
るいは電極パッドと外部端子を接続するためのワイヤボ
ンディングのパターンなどを、異なる種類のＩＣ装置に
ついても共通にすることができる。その結果、多品種少
量生産のＩＣ装置の開発段階において、プローブカード
基板の使用を変更することなく、内部の回路構成を種々
に変更してウェハテストを実施でき、開発コストを低く
抑えることができる。
また、ＩＣ装置の製品化段階においても、プローブカー
ド基板、筐体、ワイヤボンディングのパターンなどを同
一のもので共用できるため、製造コ８ ストの低減を図ることができる。
また本発明のＩＣ装置の製造方法によれば、多品種少量
生産における種類の異なる複数のＩＣ装置のウェハテス
ト、筐体への組込み、および外部端子と電極パッドとの
ワイヤボンディングを同じ装置でしかも同じ条件で行な
える。したがって、種類が異なるＩＣ装置ごとに試験装
置やボンディング装置の動作条件の切換えを行なう必要
がない。
また、種類の異なるＩＣ装置を工程中にランダムに流す
ことも可能となる。その結果多品種少量生産において品
種ごとの製造条件の変更などに費やされる労力が削減さ
れ、やはり製造コストの低減を図ることかできる。
【図面の簡単な説明】
第１Ａ図および第１Ｂ図は、それぞれ本発明の第１の実
施例における第１のＩＣ装置および第２のＩＣ装置の基
板上における電極パッドと回路の配置構成を示す図であ
る。 第２Ａ図および第２Ｂ図は、それぞれ本発明の第２の実
施例における第１のＩＣ装置および第２９ のＩＣ装置の基板上における電極パッドと回路の配置構
成を示す図である。 第３Ａ図および第３Ｂ図は、それぞれ本発明の第３の実
施例における第１のＩＣ装置および第２のＩＣ装置の基
板上における電極パッドの回路の配置構成を示す図であ
る。 第４Ａ図および第４Ｂ図は、それぞれ本発明の第４の実
施例における第１のＩＣ装置および第２のＩＣ装置の基
板」二における電極パッドと回路の配置構成を示す図で
ある。 第５Ａ図および第５Ｂ図は、それぞれ本発明の第５の実
施例における第１のＩＣ装置および第２のＩＣ装置の基
板上における電極パッドと回路の配置構成を示す図であ
る。 第６Ａ図および第６Ｂ図は、それぞれ本発明の第６の実
施例における第１のＩＣ装置および第２のＩＣ装置の基
板上における電極パッドと回路の配置構成を示す図であ
る。 第７Ａ図は本発明の第６の実施例における第１のＩＣ装
置を筐体５０に組込んだ様子を示す平面０ 図、第７Ｂ図はそのＡ−Ａ断面図である。 第８Ａ図および第８Ｂ図は、本発明の第６の実施例の他
の態様を示す図である。 第９Ａ図および第９Ｂ図は、それぞれ本発明の第７の実
施例における第１のＩＣ装置と第２のＩＣ装置の、基板
上における電極パッドと回路の配置構成を示す図である
。 第１０Ａ図は、本発明の第７の実施例における第１のＩ
Ｃ装置を筐体５０に組込んだ様子を示す平面図、第１０
Ｂ図はそのＢ−Ｂ断面図である。 第１１Ａ図および第１１Ｂ図は、本発明の第７の実施例
の他の態様を示す図である。 第１２Ａ図および第１２Ｂ図は、本発明の第５の実施例
における第１のＩＣ装置の電極パッド１１および回路１
２の配置の具体例を示す図、第１２Ｃ図は本発明の第７
の実施例における第１のＩＣ装置の電極パッド１１およ
び回路１２の配置の具体例を示す図である。 第１．３Ａ図は、本発明の第７の実施例におけるＩＣ装
置の、電極パッド１１近傍の回路構成を示３］ す平面図、第１３Ｂ図はそのＣ−Ｃ断面図、第１３Ｃ図
はそのＤ−Ｄ断面図である。 第１．４　Ａ図および第１−４　Ｂ図は、従来の多品種
少量生産における２種類のＩＣ装置の基板上の電極パッ
ドおよび回路の配置構成を示す図である。 第１５Ａ図はＩＣ装置のウェハテストの様子を示す平面
図、第１５Ｂ図はそのＥ−Ｅ断面図である。 第１６Ａ図は、ＩＣ装置を筐体５０に載置し、さらにワ
イヤボンディングを施した状態を示す平面図、第１６Ｂ
図はそのＦ−Ｆ断面図である。 第１．７　Ａ図は、ＩＣ装置における電極パッド１１と
回路１２とを接続する導電配線パターンの一例を示す平
面図、第１７Ｂ図はそのＧ−Ｃ断面図、第１．７　Ｃ図
はその等価回路図である。 第１８図は、ＩＣ装置における電極パッド１１と回路１
２とを接続する導電配線パターンの他の例を示す図であ
る。 図において、１０．２０は基板、１．１．２１は電極パ
ッド、１２．２２は回路である。 ２ なお、各図において同一番号を付した部分は、同一また
は相当の要素を示す。

Claims (3)

    【特許請求の範囲】
  1. （１）基板と、 この基板上に形成され、複数の入出力端子を有する回路
    と、 前記基板上に設けられ、前記回路と装置外部との信号の
    入出力を行なうための複数の電極パッドと、 前記電極パッドと前記回路の対応する入出力端子とを導
    通する配線手段と、 を備えた集積回路装置であって、 前記電極パッドは、前記基板上において所定の個数およ
    び所定の配列パターンになるように形成されており、 前記基板は、少なくとも前記電極パッドを配置し得る任
    意の大きさを有し、 前記回路は、前記基板上の前記電極パッドが占める位置
    以外の任意の位置に配され、かつ前記電極パッドと導通
    される前記回路の入出力端子の数が前記電極パッドの数
    を越えないこと を特徴とする集積回路装置。
  2. （２）複数の基板の各々の表面上に、同一個数の電極パ
    ッドを同一の配列パターンで形成する工程と、 前記基板の各々の表面上の前記電極パッドが位置しない
    領域に、それぞれ信号処理機能の異なる回路を形成する
    工程と、 前記回路の入出力端子とそれに対応する前記電極パッド
    との間に配線処理を施す工程と、 を備えた集積回路装置の製造方法。
  3. （３）複数の基板の表面上に、それぞれ信号処理機能の
    異なる回路を形成する工程と、 この回路の表面を絶縁層で覆い、その絶縁層上に同一個
    数の電極パッドを同一の配列パターンで形成する工程と
    、 前記回路の入出力端子とそれに対応する前記電極パッド
    との間に配線処理を施す工程と、 を備えた集積回路装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006035787A1 (ja) * 2004-09-28 2006-04-06 Kabushiki Kaisha Toshiba 半導体装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2888040B2 (ja) * 1992-07-10 1999-05-10 日本電気株式会社 半導体装置およびその製造方法
US5661082A (en) * 1995-01-20 1997-08-26 Motorola, Inc. Process for forming a semiconductor device having a bond pad
JPH09107048A (ja) * 1995-03-30 1997-04-22 Mitsubishi Electric Corp 半導体パッケージ
US5506499A (en) * 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
KR100311035B1 (ko) * 1997-11-21 2002-02-28 윤종용 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치
US6310398B1 (en) 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
US6258715B1 (en) 1999-01-11 2001-07-10 Taiwan Semiconductor Manufacturing Company Process for low-k dielectric with dummy plugs
JP2000223657A (ja) * 1999-02-03 2000-08-11 Rohm Co Ltd 半導体装置およびそれに用いる半導体チップ
US6282676B1 (en) * 1999-03-30 2001-08-28 Winbond Electronics Corp. Method and apparatus for testing and debugging integrated circuit devices
US6538307B1 (en) * 2000-06-28 2003-03-25 Advanced Micro Devices, Inc. Packaging substrate comprising staggered vias
DE10108077B4 (de) * 2001-02-20 2005-09-08 Infineon Technologies Ag IC-Chip mit Anschlusskontaktflächen und ESD-Schutz
US7750446B2 (en) 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
EP1506568B1 (en) * 2002-04-29 2016-06-01 Samsung Electronics Co., Ltd. Direct-connect signaling system
US6891272B1 (en) 2002-07-31 2005-05-10 Silicon Pipe, Inc. Multi-path via interconnection structures and methods for manufacturing the same
US7014472B2 (en) * 2003-01-13 2006-03-21 Siliconpipe, Inc. System for making high-speed connections to board-mounted modules
JP2004265940A (ja) * 2003-02-19 2004-09-24 Sony Corp 半導体装置
US7279713B2 (en) * 2003-05-09 2007-10-09 Au Optronics Corp. Bonding pad and method for manufacturing the same
US20060028228A1 (en) * 2004-08-05 2006-02-09 Bor-Doou Rong Test pads for IC chip
JP4508947B2 (ja) * 2005-05-30 2010-07-21 Ｏｋｉセミコンダクタ株式会社 半導体装置の自動設計方法および自動設計装置
TWI357647B (en) * 2007-02-01 2012-02-01 Siliconware Precision Industries Co Ltd Semiconductor substrate structure
JP5123559B2 (ja) * 2007-05-11 2013-01-23 株式会社日立製作所 半導体装置およびその製造方法
CN102569243A (zh) * 2012-02-29 2012-07-11 宁波康强电子股份有限公司 集成电路引线框架

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132456A (ja) * 1984-07-24 1986-02-15 Fujitsu Ltd スタンダ−ド・セル集積回路の製造方法
JPS6346849U (ja) * 1986-09-12 1988-03-30
JPH01130534U (ja) * 1988-03-02 1989-09-05

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3495133A (en) * 1965-06-18 1970-02-10 Ibm Circuit structure including semiconductive chip devices joined to a substrate by solder contacts
US3795845A (en) * 1972-12-26 1974-03-05 Ibm Semiconductor chip having connecting pads arranged in a non-orthogonal array
CH592366A5 (ja) * 1975-06-05 1977-10-31 Ebauches Sa
JPS5745259A (en) * 1980-09-01 1982-03-15 Hitachi Ltd Resin sealing type semiconductor device
JPS57211248A (en) * 1981-06-22 1982-12-25 Hitachi Ltd Semiconductor integrated circuit device
JPS5943536A (ja) * 1982-09-03 1984-03-10 Fujitsu Ltd 半導体装置
JPS6074554A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd 大規模集積回路
WO1985004518A1 (en) * 1984-03-22 1985-10-10 Mostek Corporation Integrated circuits with contact pads in a standard array
JPH0673363B2 (ja) * 1984-07-02 1994-09-14 株式会社東芝 システムｌｓｉの設計方法
JPS6140053A (ja) * 1984-07-31 1986-02-26 Toshiba Corp 半導体装置
US4746966A (en) * 1985-10-21 1988-05-24 International Business Machines Corporation Logic-circuit layout for large-scale integrated circuits
US4864381A (en) * 1986-06-23 1989-09-05 Harris Corporation Hierarchical variable die size gate array architecture
JPS63289826A (ja) * 1987-05-21 1988-11-28 Tokyo Electron Ltd プロ−ブカ−ドおよびこのプロ−ブカ−ドを用いた試験方法
JPH02219254A (ja) * 1989-02-20 1990-08-31 Hitachi Ltd 半導体集積回路装置
US5021856A (en) * 1989-03-15 1991-06-04 Plessey Overseas Limited Universal cell for bipolar NPN and PNP transistors and resistive elements
EP0428785B1 (de) * 1989-11-24 1994-02-16 Siemens Aktiengesellschaft Halbleiterspeicher

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132456A (ja) * 1984-07-24 1986-02-15 Fujitsu Ltd スタンダ−ド・セル集積回路の製造方法
JPS6346849U (ja) * 1986-09-12 1988-03-30
JPH01130534U (ja) * 1988-03-02 1989-09-05

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006035787A1 (ja) * 2004-09-28 2006-04-06 Kabushiki Kaisha Toshiba 半導体装置
JP2006100436A (ja) * 2004-09-28 2006-04-13 Toshiba Corp 半導体装置
US7550838B2 (en) 2004-09-28 2009-06-23 Kabushiki Kaisha Toshiba Semiconductor device

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Publication number Publication date
DE4032154A1 (de) 1991-04-25
US5319224A (en) 1994-06-07
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DE4032154C2 (de) 1997-01-16

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