JPH0673363B2 - システムｌｓｉの設計方法 - Google Patents
システムｌｓｉの設計方法Info
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- JPH0673363B2 JPH0673363B2 JP59136940A JP13694084A JPH0673363B2 JP H0673363 B2 JPH0673363 B2 JP H0673363B2 JP 59136940 A JP59136940 A JP 59136940A JP 13694084 A JP13694084 A JP 13694084A JP H0673363 B2 JPH0673363 B2 JP H0673363B2
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- lsi
- wiring
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/528—Geometry or layout of the interconnection structure
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/118—Masterslice integrated circuits
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、LSI CADを用いてコンピュータシステムの
主要部である１チップのシステムLSIを設計する方法に
関する。
主要部である１チップのシステムLSIを設計する方法に
関する。
［発明の技術的背景］ 近年、LSI設計技術はゲートアレイを頂点として簡易化
が進んでいる。スタンダードセルもこの方向にある。こ
れらの技法によれば、従来TTLの個別ICの組合わせによ
って作られていた論理回路システムにおいて、IC数の削
減が可能となり、機器のコンパクト化が図られる。
が進んでいる。スタンダードセルもこの方向にある。こ
れらの技法によれば、従来TTLの個別ICの組合わせによ
って作られていた論理回路システムにおいて、IC数の削
減が可能となり、機器のコンパクト化が図られる。
［背景技術の問題点］ しかし、ゲートアレイやスタンダードセルでは、例えば
マイクロプロセッサやその周辺ファミリーチップなどの
大規模回路を収容することは困難であり、Glue回路と呼
ばれる雑回路（即ちマイクロプロセッサやその周辺ファ
ミリーチップ外に取り残された雑回路）を収容するのが
せいぜいである。したがって、現在最もコンパクトな形
でハードウェア論理回路を構成するとすれば、マイクロ
プロセッサ＋周辺ファミリーチップ＋ゲートアレイ（ま
たはスタンダードセル）止まりとなってしまう。
マイクロプロセッサやその周辺ファミリーチップなどの
大規模回路を収容することは困難であり、Glue回路と呼
ばれる雑回路（即ちマイクロプロセッサやその周辺ファ
ミリーチップ外に取り残された雑回路）を収容するのが
せいぜいである。したがって、現在最もコンパクトな形
でハードウェア論理回路を構成するとすれば、マイクロ
プロセッサ＋周辺ファミリーチップ＋ゲートアレイ（ま
たはスタンダードセル）止まりとなってしまう。
上記した問題点を、第３図に示すパーソナルコンピュー
タシステムを例にとって簡単に説明する。第３図のシス
テムは、マイクロプロセッサ（例えばインテル社の808
8）10、水晶発振器11、クロック発生回路（例えばイン
テル社の8284A）12、バスコントローラ（例えばインテ
ル社の8288）13、（プログラマブル）割込みコントロー
ラ（例えばインテル社の8259A）14、（プログラマブ
ル）DMAコントローラ（DMAC、例えばインテル社の8237A
−５）15、（プログラマブルインターバル）タイマ（例
えばインテル社8253A−５）16、I/Oポート（例えばイン
テル社の8255A−５）17、CRTコントローラ（CRTC、例え
ば日立社の46505S）18、フロッピーディスクコントロー
ラ（FDC、例えば日本電気社のμPD765）19を含んでい
る。また、第３図のシステムは、更に、I/Oチップセレ
クト回路20、RAM21、RAM21に対するアドレスデコーダ2
2、ROM23、ROMデコーダ24、I/Oポートデコーダ25、タイ
ミング＆デコード回路26、パリティ回路27、DMAページ
レジスタ28、各種のバッファレジスタ29〜36を含んでい
る。バッファレジスタ29,36は例えばTI（テキサスイン
スツルメンツ）社の74LS373、バッファレジスタ31はTI
社の74LS745、バッファレジスタ32,35はTI社の74LS24
4、バッファレジスタ33,34はTI社の74LS245である。上
記した第３図のシステムにおいて、ゲートアレイやスタ
ンダードセルで収容可能な回路は、バッファレジスタ29
〜36などの雑回路であり、マイクロプロセッサ10、更に
はクロック発生回路12、バスコントローラ13を始めとす
るマイクロプロセッサ周辺ファミリーチップ等の大規模
回路については収容が困難である。
タシステムを例にとって簡単に説明する。第３図のシス
テムは、マイクロプロセッサ（例えばインテル社の808
8）10、水晶発振器11、クロック発生回路（例えばイン
テル社の8284A）12、バスコントローラ（例えばインテ
ル社の8288）13、（プログラマブル）割込みコントロー
ラ（例えばインテル社の8259A）14、（プログラマブ
ル）DMAコントローラ（DMAC、例えばインテル社の8237A
−５）15、（プログラマブルインターバル）タイマ（例
えばインテル社8253A−５）16、I/Oポート（例えばイン
テル社の8255A−５）17、CRTコントローラ（CRTC、例え
ば日立社の46505S）18、フロッピーディスクコントロー
ラ（FDC、例えば日本電気社のμPD765）19を含んでい
る。また、第３図のシステムは、更に、I/Oチップセレ
クト回路20、RAM21、RAM21に対するアドレスデコーダ2
2、ROM23、ROMデコーダ24、I/Oポートデコーダ25、タイ
ミング＆デコード回路26、パリティ回路27、DMAページ
レジスタ28、各種のバッファレジスタ29〜36を含んでい
る。バッファレジスタ29,36は例えばTI（テキサスイン
スツルメンツ）社の74LS373、バッファレジスタ31はTI
社の74LS745、バッファレジスタ32,35はTI社の74LS24
4、バッファレジスタ33,34はTI社の74LS245である。上
記した第３図のシステムにおいて、ゲートアレイやスタ
ンダードセルで収容可能な回路は、バッファレジスタ29
〜36などの雑回路であり、マイクロプロセッサ10、更に
はクロック発生回路12、バスコントローラ13を始めとす
るマイクロプロセッサ周辺ファミリーチップ等の大規模
回路については収容が困難である。
これに対し、より高集積化を図るために、マイクロプロ
セッサやその周辺ファミリーを含んだ大規模なハードウ
ェア論理回路をスタンダードセル等で設計し直して１チ
ップ化することも考えられる。しかし、上記した大規模
な論理回路を改めて設計することは、あまりにも設計負
荷が大き過ぎるため、開発費がかさみ、現実的で実用的
なLSIは到底得られない。
セッサやその周辺ファミリーを含んだ大規模なハードウ
ェア論理回路をスタンダードセル等で設計し直して１チ
ップ化することも考えられる。しかし、上記した大規模
な論理回路を改めて設計することは、あまりにも設計負
荷が大き過ぎるため、開発費がかさみ、現実的で実用的
なLSIは到底得られない。
［発明の目的］ 従来、複数の独立したLSIを用いて構成されていたコン
ピュータシステムの簡略化が効率よく図れるよう最適な
LSIの設計方法を提供する。
ピュータシステムの簡略化が効率よく図れるよう最適な
LSIの設計方法を提供する。
［発明の概要］ この発明では、既に独立したLSIとして完成している各
種LSIパターン配列の設計条件を共通半導体基板上に形
成する為、ある同一の設計条件に変更し、本質的に既存
の独立したパターン配列を適用した機能モジュール部を
各マクロセルに登録する、コンピュータシステムの構成
に際し、前記マクロセルに登録された機能モジュール部
を選択し、前記選択された機能モジュール部だけでは不
足する機能部分を補足する補足回路や外部機器との信号
授受に用いられる外部接続用ボンディングパッド部を共
通半導体基板上に形成する、前記機能モジュール部間、
前記機能モジュール並びに前記補足回路と前記外部接続
用ボンディングパッド部との間、および前記機能モジュ
ール部並びに前記補足回路内部の信号を配線し、前記機
能モジュール部と補足回路と外部接続用ボンディングパ
ッド部が単一半導体基板上に形成されたシステムLSIと
外部機器とを組み合わせてコンピュータシステムを構成
するようにしたことを特徴とするものである。
種LSIパターン配列の設計条件を共通半導体基板上に形
成する為、ある同一の設計条件に変更し、本質的に既存
の独立したパターン配列を適用した機能モジュール部を
各マクロセルに登録する、コンピュータシステムの構成
に際し、前記マクロセルに登録された機能モジュール部
を選択し、前記選択された機能モジュール部だけでは不
足する機能部分を補足する補足回路や外部機器との信号
授受に用いられる外部接続用ボンディングパッド部を共
通半導体基板上に形成する、前記機能モジュール部間、
前記機能モジュール並びに前記補足回路と前記外部接続
用ボンディングパッド部との間、および前記機能モジュ
ール部並びに前記補足回路内部の信号を配線し、前記機
能モジュール部と補足回路と外部接続用ボンディングパ
ッド部が単一半導体基板上に形成されたシステムLSIと
外部機器とを組み合わせてコンピュータシステムを構成
するようにしたことを特徴とするものである。
［発明の実施例］ 第１図はこの発明の一実施例に係るシステムLSIの概略
構成を示す。同図において、41はシリコンなどの半導体
基板である。半導体基板41には、所要の機能を有するマ
クロセル42,42…が形成されている。マクロセル42,42…
は、例えば第３図のクロック発生回路12、バスコントロ
ーラ13等のマイクロプロセッサ周辺ファミリーチップに
対応するもので、対応する周辺ファミリーチップの主要
回路と同一の主要回路を有している。また、マクロセル
42の主要回路のパターン配列には、対応する周辺ファミ
リーチップ（１つの独立したLSI）のそれが適用されて
いる。半導体基板41には、更に図示せぬ各種補足回路が
形成されている。この補足回路は、アドレスデコーダ、
アドレスラッチ、パリティ回路など、所望のシステムを
構成するのにマクロセル42,42…だけでは不足する機能
部分を補うものである。
構成を示す。同図において、41はシリコンなどの半導体
基板である。半導体基板41には、所要の機能を有するマ
クロセル42,42…が形成されている。マクロセル42,42…
は、例えば第３図のクロック発生回路12、バスコントロ
ーラ13等のマイクロプロセッサ周辺ファミリーチップに
対応するもので、対応する周辺ファミリーチップの主要
回路と同一の主要回路を有している。また、マクロセル
42の主要回路のパターン配列には、対応する周辺ファミ
リーチップ（１つの独立したLSI）のそれが適用されて
いる。半導体基板41には、更に図示せぬ各種補足回路が
形成されている。この補足回路は、アドレスデコーダ、
アドレスラッチ、パリティ回路など、所望のシステムを
構成するのにマクロセル42,42…だけでは不足する機能
部分を補うものである。
半導体基板41における、マクロセル42,42の周辺部分に
は、ボンディングパッド部43,43…が形成されている。
ボンディングパッド部43,43…は、マクロセル42に対応
する独立のLSIである周辺ファミリーチップが有してい
る外部接続用のボンディングパッドに対応する。また、
半導体基板41の周辺部分には、システムLSIにおける外
部接続用のボンディングパッド44,44…が形成されてい
る。しかして、相互接続を必要とするマクロセル42,42
（内のボンディングパッド43,43）間、同じくマクロセ
ル42（内のボンディングパッド43）と補足回路との間、
更にはマクロセル42（内のボンディングパッド43、或は
補足回路）とボンディングパッド44との間は、例えば２
層目のアルミ配線45によりにより結合される。なお、１
層目のアルミ配線（図示せず）は、マクロセル42、補足
回路内部の配線に用いられている。
は、ボンディングパッド部43,43…が形成されている。
ボンディングパッド部43,43…は、マクロセル42に対応
する独立のLSIである周辺ファミリーチップが有してい
る外部接続用のボンディングパッドに対応する。また、
半導体基板41の周辺部分には、システムLSIにおける外
部接続用のボンディングパッド44,44…が形成されてい
る。しかして、相互接続を必要とするマクロセル42,42
（内のボンディングパッド43,43）間、同じくマクロセ
ル42（内のボンディングパッド43）と補足回路との間、
更にはマクロセル42（内のボンディングパッド43、或は
補足回路）とボンディングパッド44との間は、例えば２
層目のアルミ配線45によりにより結合される。なお、１
層目のアルミ配線（図示せず）は、マクロセル42、補足
回路内部の配線に用いられている。
ところで、第１図のシステムLSIでは、マクロセル42が
独立のLSIと同様なボンディングパッド43,43…を有して
いるものとして説明したが、必ずしも必要でない。これ
は、ボンディングパッド43,43…が、ボンディングパッ
ド44,44…と異なり、半導体基板41内部での接続だけに
使用されるためである。勿論、マクロセル42がボンディ
ングパッド43,43…を有している場合には、マクロセル4
2単独での機能テストが可能である。また、第１図のシ
ステムLSIでは、マクロセル42,42間、マクロセル42と外
部接続用のボンディングパッド44との間などは、２層目
のアルミ配線で相互接続されるものとして説明したが、
マクロセル42、更には補足回路内のアルミ配線と交差し
ない部分については、１層目のアルミ配線で接続しても
よい。但し、２層目のアルミ配線で上記の相互接続を行
なうようにした方が、設計が簡単である。
独立のLSIと同様なボンディングパッド43,43…を有して
いるものとして説明したが、必ずしも必要でない。これ
は、ボンディングパッド43,43…が、ボンディングパッ
ド44,44…と異なり、半導体基板41内部での接続だけに
使用されるためである。勿論、マクロセル42がボンディ
ングパッド43,43…を有している場合には、マクロセル4
2単独での機能テストが可能である。また、第１図のシ
ステムLSIでは、マクロセル42,42間、マクロセル42と外
部接続用のボンディングパッド44との間などは、２層目
のアルミ配線で相互接続されるものとして説明したが、
マクロセル42、更には補足回路内のアルミ配線と交差し
ない部分については、１層目のアルミ配線で接続しても
よい。但し、２層目のアルミ配線で上記の相互接続を行
なうようにした方が、設計が簡単である。
次に、マイクロプロセッサ、周辺ファミリーチップ、TT
L ICの組合わせにより第３図に示すように構成されたパ
ーソナルコンピュータシステムを、上記したシステムLS
Iに適用して実現する場合について、第２図のブロック
構成図を参照して説明する。第２図において、50はシス
テムLSIであり、クロックバス51、ローカルバス52、お
よびシステムバス53を有している。システムバス53は、
コントロールバス54、アドレスバス55、およびデータバ
ス56からなる。クロックバス51にはクロック発生回路5
7、後述するマイクロプロセッサ80の実行サイクルに関
連してシステムバス53の待ちを制御するウエイト・ステ
ート・ロジック（以下、WSロジックと称する）58が接続
される。このWSロジック58はシステムバス53（のコント
ロールバス54）にも接続される。また、ローカルバス52
には、アドレスラッチ59、データバッファ60、バスコン
トローラ61、（プログラマブル）割込みコントローラ6
2、およびノン・マスカブル・インタラプト・ロジック
（以下、NMIロジックと称する）75が接続される。NMIロ
ジック75は、割込みコントローラ62が最優先の割込みを
受付けた場合に動作する。アドレスラッチ59、データバ
ッファ60、バスコントローラ61、および割込みコントロ
ーラ62はシステムバス53にも接続される。このシステム
バス53には、（プログラマブク）DMAコントローラ（以
下、DMACと称する）63、（プログラマブルインターバ
ル）タイマ64、I/Oポート65、CRTコントローラ（以下CR
TCと称する）66、フロッピーディスクコントローラ（以
下、FDCと称する）67も接続される。更に、システムバ
ス53には、システムLSI50と外部接続される図示せぬ主
記憶（第３図のRAM21に対応）に対するリード／ライト
制御を行なうメモリコントロールロジック68、パリティ
・チェック並びにパリティ発生を行なうパリティ回路6
9、CRTC66やFDC67などの選択指定を行なうI/Oチップ選
択回路70、DMAページレジスタ71、DMAアドレスラッチ7
2、およびデータバスイネーブルデコーダ73も接続され
る。このイネーブルデコーダ73は、システムLSI50と外
部接続されるI/O機器に対し、データバス56上にデータ
が出力されたことを通知する。また、I/Oポート65に
は、外部接続されるキーボード（図示せず）からのシリ
アルデータをパラレルデータに変換するシリアル／パラ
レル変換回路（以下、SPCと称する）74が接続される。
L ICの組合わせにより第３図に示すように構成されたパ
ーソナルコンピュータシステムを、上記したシステムLS
Iに適用して実現する場合について、第２図のブロック
構成図を参照して説明する。第２図において、50はシス
テムLSIであり、クロックバス51、ローカルバス52、お
よびシステムバス53を有している。システムバス53は、
コントロールバス54、アドレスバス55、およびデータバ
ス56からなる。クロックバス51にはクロック発生回路5
7、後述するマイクロプロセッサ80の実行サイクルに関
連してシステムバス53の待ちを制御するウエイト・ステ
ート・ロジック（以下、WSロジックと称する）58が接続
される。このWSロジック58はシステムバス53（のコント
ロールバス54）にも接続される。また、ローカルバス52
には、アドレスラッチ59、データバッファ60、バスコン
トローラ61、（プログラマブル）割込みコントローラ6
2、およびノン・マスカブル・インタラプト・ロジック
（以下、NMIロジックと称する）75が接続される。NMIロ
ジック75は、割込みコントローラ62が最優先の割込みを
受付けた場合に動作する。アドレスラッチ59、データバ
ッファ60、バスコントローラ61、および割込みコントロ
ーラ62はシステムバス53にも接続される。このシステム
バス53には、（プログラマブク）DMAコントローラ（以
下、DMACと称する）63、（プログラマブルインターバ
ル）タイマ64、I/Oポート65、CRTコントローラ（以下CR
TCと称する）66、フロッピーディスクコントローラ（以
下、FDCと称する）67も接続される。更に、システムバ
ス53には、システムLSI50と外部接続される図示せぬ主
記憶（第３図のRAM21に対応）に対するリード／ライト
制御を行なうメモリコントロールロジック68、パリティ
・チェック並びにパリティ発生を行なうパリティ回路6
9、CRTC66やFDC67などの選択指定を行なうI/Oチップ選
択回路70、DMAページレジスタ71、DMAアドレスラッチ7
2、およびデータバスイネーブルデコーダ73も接続され
る。このイネーブルデコーダ73は、システムLSI50と外
部接続されるI/O機器に対し、データバス56上にデータ
が出力されたことを通知する。また、I/Oポート65に
は、外部接続されるキーボード（図示せず）からのシリ
アルデータをパラレルデータに変換するシリアル／パラ
レル変換回路（以下、SPCと称する）74が接続される。
さて、パーソナルコンピュータシステムの中心となるマ
イクロプロセッサ80は、システムLSI50に対し、クロッ
クバス51およびローカルバス52を介して外部接続され
る。また、クロック発生回路57を駆動するための水晶発
振器81は、同クロック発生回路57に外部接続される。
イクロプロセッサ80は、システムLSI50に対し、クロッ
クバス51およびローカルバス52を介して外部接続され
る。また、クロック発生回路57を駆動するための水晶発
振器81は、同クロック発生回路57に外部接続される。
上記したシステムLSI50において、クロック発生回路5
7、バスコントローラ61、割込みコントローラ62、DMAC6
3、タイマ64、I/Oポート65、CRTC66、およびFDC67は、
第１図に示すマクロセル42として処理されたものであ
る。また、WSロジック58、アドレスラッチ59、データバ
ッファ60、メモリコントロールロジック68、パリティ回
路69、I/Oチップ選択回路70、DMAページレジスタ71、DM
Aアドレスラッチ72、データバスイネーブルデコーダ7
3、SPC74、およびNMIロジック75は前記した補足回路と
して処理されたものである。なお、メモリコントロール
ロジック68は、第３図のアドレスデコーダ22、タイミン
グ＆デコーダ回路26、バッファレジスタ29〜31からなる
回路に対応し、パリティ回路69は第３図のパリティ回路
27に対応する。また、I/Oチップ選択回路70は第３図のI
/Oチップ選択回路20に対応し、DMAページレジスタ71は
第３図のDMAページレジスタ28に対応する。また、DMAア
ドレスラッチ72は第３図のバッファレジスタ35,36に、
アドレスラッチ59は第３図のバッファレジスタ32に、デ
ータバッファ60は第３図のバッファレジスタ33にそれぞ
れ対応する。
7、バスコントローラ61、割込みコントローラ62、DMAC6
3、タイマ64、I/Oポート65、CRTC66、およびFDC67は、
第１図に示すマクロセル42として処理されたものであ
る。また、WSロジック58、アドレスラッチ59、データバ
ッファ60、メモリコントロールロジック68、パリティ回
路69、I/Oチップ選択回路70、DMAページレジスタ71、DM
Aアドレスラッチ72、データバスイネーブルデコーダ7
3、SPC74、およびNMIロジック75は前記した補足回路と
して処理されたものである。なお、メモリコントロール
ロジック68は、第３図のアドレスデコーダ22、タイミン
グ＆デコーダ回路26、バッファレジスタ29〜31からなる
回路に対応し、パリティ回路69は第３図のパリティ回路
27に対応する。また、I/Oチップ選択回路70は第３図のI
/Oチップ選択回路20に対応し、DMAページレジスタ71は
第３図のDMAページレジスタ28に対応する。また、DMAア
ドレスラッチ72は第３図のバッファレジスタ35,36に、
アドレスラッチ59は第３図のバッファレジスタ32に、デ
ータバッファ60は第３図のバッファレジスタ33にそれぞ
れ対応する。
次に、上記したシステムLSI50を実現する手順について
説明する。
説明する。
（１）マクロセルの登録 目的とするシステム（この例ではパーソナルコンピュー
タシステム）をLSI化するため、従来独立した周辺ファ
ミリーチップとして用いられてきたLSI（第３図の例で
は、クロック発生回路12、バスコントローラ13、割込み
コントローラ14など）を、そのパターン、および論理機
能をそのままとして、１つの大きなマクロセル42として
LSI CAD（Computer Aided Design）に登録する。
タシステム）をLSI化するため、従来独立した周辺ファ
ミリーチップとして用いられてきたLSI（第３図の例で
は、クロック発生回路12、バスコントローラ13、割込み
コントローラ14など）を、そのパターン、および論理機
能をそのままとして、１つの大きなマクロセル42として
LSI CAD（Computer Aided Design）に登録する。
（２）データの均一化 独立したLSIは、それぞれの設計条件でもって作られて
いる。したがって、線幅、ゲート長、ゲート酸化膜厚、
基板のスレッシュホールド電圧等は、各LSIでまちまち
である。このため、それらをそのままマクロセル42とし
て登録したのでは、周辺ファミリーチップなど、各種の
独立したLSIを１つのLSIとしてモノリシック化すること
が困難となる。そこで、マクロセル42として登録するに
当っては、独立のLSIの設計条件を、同一の設計条件に
変換し直しておく。
いる。したがって、線幅、ゲート長、ゲート酸化膜厚、
基板のスレッシュホールド電圧等は、各LSIでまちまち
である。このため、それらをそのままマクロセル42とし
て登録したのでは、周辺ファミリーチップなど、各種の
独立したLSIを１つのLSIとしてモノリシック化すること
が困難となる。そこで、マクロセル42として登録するに
当っては、独立のLSIの設計条件を、同一の設計条件に
変換し直しておく。
（３）論理機能の見直し 第２図に示すシステムLSI50を実現するとき、各マクロ
セル42自身は既に完成している独立したLSIと基本的に
同パターン配列、同機能のものとされる。但し、上記
（２）で述べた設計条件（設計ルール）の均一化は施さ
れている。即ち、独立のLSIパターン配列とは、必ずし
もパターン形状が同一であることまでも示すものではな
い。また、本実施例では、各マクロセル42（更には補足
回路）を全てCMOS化している。したがって、マクロセル
42のパターン構造が、上記CMOS化の故に独立のLSIのそ
れと異なることはあり得る。しかし、上記の相違は、単
に素子構造の相違によるもので、独立のLSIのパターン
配列を適用していることに変わりはない。
セル42自身は既に完成している独立したLSIと基本的に
同パターン配列、同機能のものとされる。但し、上記
（２）で述べた設計条件（設計ルール）の均一化は施さ
れている。即ち、独立のLSIパターン配列とは、必ずし
もパターン形状が同一であることまでも示すものではな
い。また、本実施例では、各マクロセル42（更には補足
回路）を全てCMOS化している。したがって、マクロセル
42のパターン構造が、上記CMOS化の故に独立のLSIのそ
れと異なることはあり得る。しかし、上記の相違は、単
に素子構造の相違によるもので、独立のLSIのパターン
配列を適用していることに変わりはない。
ここで、独立のLSIと同パターン、同機能のマクロセル4
2を各種用いてシステムLSI50を構成した場合を考えてみ
る。この場合、各マクロセル42には、対応する独立のLS
Iと同一機能、或は同一外部接続条件を守らなくてもよ
い部分が生じる。これは、独立のLSIには、本システム
では不要となる機能部分が設けられていることがあるた
めである。そこで、このような不要機能部分を除去する
ことにより、マクロセル42の面積（即ち、システムLSI5
0のチップ面積）の縮小化、更にはマクロセル42、42間
の接続遅れ時間の減少を図ることが可能となる。その具
体例は以下の通りである。
2を各種用いてシステムLSI50を構成した場合を考えてみ
る。この場合、各マクロセル42には、対応する独立のLS
Iと同一機能、或は同一外部接続条件を守らなくてもよ
い部分が生じる。これは、独立のLSIには、本システム
では不要となる機能部分が設けられていることがあるた
めである。そこで、このような不要機能部分を除去する
ことにより、マクロセル42の面積（即ち、システムLSI5
0のチップ面積）の縮小化、更にはマクロセル42、42間
の接続遅れ時間の減少を図ることが可能となる。その具
体例は以下の通りである。
ａ）独立のLSIが有していた外部接続用のボンディング
パッドは、対応するマクロセル42にあっては必ずしも必
要でない。したがって、マクロセル42単体での機能チェ
ックを必要としなければ、マクロセル42においては上記
のボンディングパッドの削除が可能となる。
パッドは、対応するマクロセル42にあっては必ずしも必
要でない。したがって、マクロセル42単体での機能チェ
ックを必要としなければ、マクロセル42においては上記
のボンディングパッドの削除が可能となる。
ｂ）同様に、ボンディングパッドの周辺に形成されてい
た入力保護回路が削除できる。これにより、入力保護回
路に起因する信号伝達速度の低下が防止できる。
た入力保護回路が削除できる。これにより、入力保護回
路に起因する信号伝達速度の低下が防止できる。
ｃ）同様に、ボンディングパッド周辺に形成されていた
出力ドライバのうち、対応する信号が（システムLSI50
の）外部へ直接出力されず、他のマクロセル42、或は補
足回路に出力されるものについては、その大きさを必要
サイズ（必要ファンアウト）に縮小できる。これによ
り、マクロセル42の面積の縮小、マクロセル42、42間な
どでの遅れ時間の短縮が図れる。
出力ドライバのうち、対応する信号が（システムLSI50
の）外部へ直接出力されず、他のマクロセル42、或は補
足回路に出力されるものについては、その大きさを必要
サイズ（必要ファンアウト）に縮小できる。これによ
り、マクロセル42の面積の縮小、マクロセル42、42間な
どでの遅れ時間の短縮が図れる。
ｄ）第３図のクロック発生回路12に対応するマクロセル
42、即ち第２図のクロック発生回路57の場合には、高速
の水晶発振器81が、本システムLSI50の近傍に置かれな
くても正しく発振が行なわれるように、また内部クロッ
ク発生回路は精度が低く使用不可のため工夫が施されて
いる。即ち、この例では、EFI入力ピンのみを働かせる
構造としている。
42、即ち第２図のクロック発生回路57の場合には、高速
の水晶発振器81が、本システムLSI50の近傍に置かれな
くても正しく発振が行なわれるように、また内部クロッ
ク発生回路は精度が低く使用不可のため工夫が施されて
いる。即ち、この例では、EFI入力ピンのみを働かせる
構造としている。
ｅ）バスコントローラ61 第１図のバスコントローラ61に対応する第３図のバスコ
ントローラ13、例えばインテル社の8288は、バス制御を
司るため、ドライブ能力も含めてバイポーラICとなって
いる。しかし、システムLSI50にあっては、全てのマク
ロセル42をCMOS化し、高集積化を行なっても熱的なトラ
ブルが発生するのを防止している。したがって、バスコ
ントローラ61についてもCMOS化を施している。また、バ
スコントローラ61においては、各制御信号（IORC，AIOW
C等）のプルアップをバスコントローラ61（マクロセル4
2）内に設けられるようにしている。
ントローラ13、例えばインテル社の8288は、バス制御を
司るため、ドライブ能力も含めてバイポーラICとなって
いる。しかし、システムLSI50にあっては、全てのマク
ロセル42をCMOS化し、高集積化を行なっても熱的なトラ
ブルが発生するのを防止している。したがって、バスコ
ントローラ61についてもCMOS化を施している。また、バ
スコントローラ61においては、各制御信号（IORC，AIOW
C等）のプルアップをバスコントローラ61（マクロセル4
2）内に設けられるようにしている。
ｆ）割込みコントローラ62 第２図の割込みコントローラ62に対応する第３図の割込
みコントローラ14、例えばインテル社の8259Aは、割込
みベクトルを増やせるようカスケードライン接続ピンを
有している。しかし、本システムでは使用しないため、
割込みコントローラ62においては削除されている。
みコントローラ14、例えばインテル社の8259Aは、割込
みベクトルを増やせるようカスケードライン接続ピンを
有している。しかし、本システムでは使用しないため、
割込みコントローラ62においては削除されている。
ｇ）DMAC63 第２図のDMAC63に対応する第３図のDMAC15、例えばイン
テル社の8237A−５の持つAEN（Address Enable）信号は
AC的に遅いスペックとなっている。そこで本システムで
は、システムLSI50の外部でこのタイミングを生成する
ようにしている。したがって、AEN信号は、割り込みコ
ントローラ62（マクロセル42）においては使用しない。
テル社の8237A−５の持つAEN（Address Enable）信号は
AC的に遅いスペックとなっている。そこで本システムで
は、システムLSI50の外部でこのタイミングを生成する
ようにしている。したがって、AEN信号は、割り込みコ
ントローラ62（マクロセル42）においては使用しない。
ｈ）タイマ64 チャネル１はリフレッシュ用とし、DMAチャネルＯに接
続し、ゲートは常に許可状態とする。チャネル２はスピ
ーカのトーン調整用とし、ゲートはI/Oポート65により
制御する。また、チャネルＯは割込みレベルＯに割当
て、システムタイマとして用い、ゲートは常に許可に設
定する。
続し、ゲートは常に許可状態とする。チャネル２はスピ
ーカのトーン調整用とし、ゲートはI/Oポート65により
制御する。また、チャネルＯは割込みレベルＯに割当
て、システムタイマとして用い、ゲートは常に許可に設
定する。
ｉ）I/Oポート65 PAポートはキーボードスキャンコードの入力用とする。
キーボードデータは、システムLSI50にシリアルで入力
され、SPC74でシリアル／パラレル変換された後PAポー
トに導かれる。また、PBポートはスピーカへのデータ出
力、キーボード制御信号出力に用いられる。またPCポー
トは周辺の８ビット情報を読取るDIPスイッチの情報の
読取り、更にはパリティ・チェック信号、タイマCH2、I
/Oチェック信号等の読取りに用いられる。
キーボードデータは、システムLSI50にシリアルで入力
され、SPC74でシリアル／パラレル変換された後PAポー
トに導かれる。また、PBポートはスピーカへのデータ出
力、キーボード制御信号出力に用いられる。またPCポー
トは周辺の８ビット情報を読取るDIPスイッチの情報の
読取り、更にはパリティ・チェック信号、タイマCH2、I
/Oチェック信号等の読取りに用いられる。
ｊ）CRTC66 外部に付加されるCRTモニタがカラーの場合とモノクロ
の場合とで、機器アドレスを“3DO"〜“3DF"と、“3BO"
〜“3B7"（いずれも16進表現）とに分けてある。そこ
で、CRTC66には、上記機器アドレスに対するアドレスデ
コード回路が設けられている。
の場合とで、機器アドレスを“3DO"〜“3DF"と、“3BO"
〜“3B7"（いずれも16進表現）とに分けてある。そこ
で、CRTC66には、上記機器アドレスに対するアドレスデ
コード回路が設けられている。
次に、第２図のシステムの動作を説明する。本システム
の稼働は、電源オン後、外部の水晶発振器81から基本ク
ロックを得ることにより開始（イニシャライズ）する。
外部のマイクロプロセッサ80（例えばインテル社の808
8）がコントロールを開始し、外部の主記憶（図示せ
ず）との間で命令のフェッチが行なわれると、その命令
の記憶アドレスは、マイクロプロセッサ80→ローカルバ
ス52（内のアドレスバス）→アドレスラッチ59→（シス
テムバス53内の）アドレスバス55→主記憶と転送され
る。しかして、主記憶からフェッチされた命令語は、主
記憶→（システムバス53内の）データバス56→データバ
ッファ60→ローカルバス52（内のデータステータスバ
ス）→マイクロプロセッサ80と転送される。この間、パ
リティ回路69により、読取りデータ（この例では命令
語）のパリティ・チェックが行なわれる。
の稼働は、電源オン後、外部の水晶発振器81から基本ク
ロックを得ることにより開始（イニシャライズ）する。
外部のマイクロプロセッサ80（例えばインテル社の808
8）がコントロールを開始し、外部の主記憶（図示せ
ず）との間で命令のフェッチが行なわれると、その命令
の記憶アドレスは、マイクロプロセッサ80→ローカルバ
ス52（内のアドレスバス）→アドレスラッチ59→（シス
テムバス53内の）アドレスバス55→主記憶と転送され
る。しかして、主記憶からフェッチされた命令語は、主
記憶→（システムバス53内の）データバス56→データバ
ッファ60→ローカルバス52（内のデータステータスバ
ス）→マイクロプロセッサ80と転送される。この間、パ
リティ回路69により、読取りデータ（この例では命令
語）のパリティ・チェックが行なわれる。
もし、DMA転送が行なわれる場合には、DMAC63が働く。
しかしてDMAC63の制御により、主記憶とI/O機器との間
でアドレスバス55/データバス56を介したアクセス／転
送が直接行なわれる。
しかしてDMAC63の制御により、主記憶とI/O機器との間
でアドレスバス55/データバス56を介したアクセス／転
送が直接行なわれる。
I/O機器の制御信号は、I/Oポート65より入出力され、I/
O機器とのデータ入出力は、やはりデータバス56を経由
して行なわれる。また、DMA転送に際しては、アドレス
はDMAアドレスラッチ72に保持され、そのDMAアドレスを
与えるセグメントデータ（４ビット）×４チャネル分の
情報はDMAページレジスタ71に保持される。I/O機器が、
データバス56をアクセスしてよいタイミングか否かは、
データバスイネーブルデコーダ73からの出力信号により
判別できる。
O機器とのデータ入出力は、やはりデータバス56を経由
して行なわれる。また、DMA転送に際しては、アドレス
はDMAアドレスラッチ72に保持され、そのDMAアドレスを
与えるセグメントデータ（４ビット）×４チャネル分の
情報はDMAページレジスタ71に保持される。I/O機器が、
データバス56をアクセスしてよいタイミングか否かは、
データバスイネーブルデコーダ73からの出力信号により
判別できる。
さて、システムLSI50の外部に置かれる主記憶は、０〜2
55KB、256〜511KB、512〜640KBの各DRAMブロックからな
る。しかして、これら各DRAMブロックに対するRAS信号
は、メモリコントロールロジック68から出力される。こ
の例では、各種マイクロプログラムを格納する外部ROM
（図示せず）に対する読出し制御信号ROEも、メモリコ
ントロールロジック68から出力される。
55KB、256〜511KB、512〜640KBの各DRAMブロックからな
る。しかして、これら各DRAMブロックに対するRAS信号
は、メモリコントロールロジック68から出力される。こ
の例では、各種マイクロプログラムを格納する外部ROM
（図示せず）に対する読出し制御信号ROEも、メモリコ
ントロールロジック68から出力される。
I/O機器等からの割込みの制御は、割込みコントローラ6
2によって行なわれる。また、CRTC66は、外部にVFO回
路、コマンドラッチ用のラッチレジスタ、或はプリシフ
ト回路等を置く構造をとっている。このプリシフト回路
は、磁気記憶の相互干渉を低減させるべく、磁力のピー
クに合せて記憶タイミングを制御する。また、CRTC66
は、図示せぬCRTモニタに対し、文字表示、簡易グラフ
ィック表示、フルグラフィック表示、カラー制御、文字
のブリンク、スクロール等の制御を行なう。なお、CRT
モニタとしては、カラー、モノクロいずれかが選べる。
また、LCDを使用することも可能である。
2によって行なわれる。また、CRTC66は、外部にVFO回
路、コマンドラッチ用のラッチレジスタ、或はプリシフ
ト回路等を置く構造をとっている。このプリシフト回路
は、磁気記憶の相互干渉を低減させるべく、磁力のピー
クに合せて記憶タイミングを制御する。また、CRTC66
は、図示せぬCRTモニタに対し、文字表示、簡易グラフ
ィック表示、フルグラフィック表示、カラー制御、文字
のブリンク、スクロール等の制御を行なう。なお、CRT
モニタとしては、カラー、モノクロいずれかが選べる。
また、LCDを使用することも可能である。
このように、この実施例におけるシステムLSIは、マイ
クロプロセッサの周辺ファミリーチップに相当する、DM
Aコントローラ、クロック発生回路、タイマ、割込みコ
ントローラなどの各マクロセル、更にはアドレスやデー
タの（DMAを含む）ラッチレジスタ類などの補足回路
と、システムバス上に配置されるI/Oポート、フロッピ
ーディスクコントローラ、CRTコントローラなどの各マ
クロセル、更にはメモリコントロールロジックなどの補
足回路との大きな論理機能を、ローカルバス、システム
バスを中心として相互接続してなり、マイクロプロセッ
サのCPU機能を補うように構成されている。
クロプロセッサの周辺ファミリーチップに相当する、DM
Aコントローラ、クロック発生回路、タイマ、割込みコ
ントローラなどの各マクロセル、更にはアドレスやデー
タの（DMAを含む）ラッチレジスタ類などの補足回路
と、システムバス上に配置されるI/Oポート、フロッピ
ーディスクコントローラ、CRTコントローラなどの各マ
クロセル、更にはメモリコントロールロジックなどの補
足回路との大きな論理機能を、ローカルバス、システム
バスを中心として相互接続してなり、マイクロプロセッ
サのCPU機能を補うように構成されている。
上記したシステムLSIでは、主としてデータやアドレス
のラッチレジスタ類などの補足回路（周辺Glue回路）
と、２層目のアルミ配線について新たにパターン設計を
行なうだけで、マイクロプロセッサの周辺ファミリーチ
ップと同等の機能を有する大規模集積回路が実現でき
る。明らかなように、本システムLSIでは、この種LSIを
周辺ファミリーチップのパターン配列を適用せずに独自
に設計する場合に比べ、設計期間が著しく短縮できる。
のラッチレジスタ類などの補足回路（周辺Glue回路）
と、２層目のアルミ配線について新たにパターン設計を
行なうだけで、マイクロプロセッサの周辺ファミリーチ
ップと同等の機能を有する大規模集積回路が実現でき
る。明らかなように、本システムLSIでは、この種LSIを
周辺ファミリーチップのパターン配列を適用せずに独自
に設計する場合に比べ、設計期間が著しく短縮できる。
なお、前記実施例では、パーソナルコンピュータシステ
ムに適用するシステムLSIについて説明したが、これに
限るものではなく、マクロセルの選び方、補足回路の作
り方、マクロセル間の相互の接続方法等を必要に応じて
変えることにより、１チップ化された所望のシステムLS
Iが実現できる。
ムに適用するシステムLSIについて説明したが、これに
限るものではなく、マクロセルの選び方、補足回路の作
り方、マクロセル間の相互の接続方法等を必要に応じて
変えることにより、１チップ化された所望のシステムLS
Iが実現できる。
［発明の効果］ 以上詳述したようにこの発明によれば、独立のLSIパタ
ーン配列を適用した機能モジュール部（マクロセル）を
用いてシステムLSIを構成しているため、従来、複数の
独立したLSIを用いて構成されていたシステムの簡略化
が極めて簡単に実現できる。さらに、システムLSIで
は、この種のLSIを周辺ファミリーチップのパターン配
列を適用せずに独自に設計する場合に比べ、設計期間の
大幅な短縮を図ることができる。
ーン配列を適用した機能モジュール部（マクロセル）を
用いてシステムLSIを構成しているため、従来、複数の
独立したLSIを用いて構成されていたシステムの簡略化
が極めて簡単に実現できる。さらに、システムLSIで
は、この種のLSIを周辺ファミリーチップのパターン配
列を適用せずに独自に設計する場合に比べ、設計期間の
大幅な短縮を図ることができる。
第１図はこの発明の一実施例に係るシステムLSIの概略
構成を示す平面図、第２図は第１図のシステムLSIをパ
ーソナルコンピュータシステムに適用した場合のブロッ
ク構成図、第３図は従来のパーソナルコンピュータシス
テムのブロック構成図である。 41……半導体基板、42,42……マクロセル、43,43,44,44
……ボンディングパッド、45,45……アルミ配線。
構成を示す平面図、第２図は第１図のシステムLSIをパ
ーソナルコンピュータシステムに適用した場合のブロッ
ク構成図、第３図は従来のパーソナルコンピュータシス
テムのブロック構成図である。 41……半導体基板、42,42……マクロセル、43,43,44,44
……ボンディングパッド、45,45……アルミ配線。
Claims (4)
- 【請求項１】システムの主要部をなすシステムLSIの設
計方法に於いて、 既に独立したLSIとして完成している各種LSIパターン配
列の設計条件を共通半導体基板上に形成する為、ある同
一の設計条件に変更し、本質的に既存の独立したパター
ン配列を適用した機能モジュール部を各マクロセルに登
録するステップと、 コンピュータシステムの構成に際し、前記マクロセルに
登録された機能モジュール部を選択し、前記選択された
機能モジュール部だけでは不足する機能部分を補足する
補足回路や外部機器との信号授受に用いられる外部接続
用ボンディングパッド部を共通半導体基板上に形成する
ステップと、 前記機能モジュール部間、前記機能モジュール並びに前
記補足回路と前記外部接続用ボンディングパッド部との
間、および前記機能モジュール部並びに前記補足回路内
部の信号を配線するステップとを具備し、前記機能モジ
ュール部と補足回路と外部接続用ボンディングパッド部
が単一半導体基板上に形成されたシステムLSIと外部機
器とを組み合わせてコンピュータシステムを構成するこ
とを特徴とするシステムLSIの設計方法。 - 【請求項２】前記機能モジュール部内に設けられ、前記
機能モジュール部単体での検査を行うためのボンディン
グパッド部を形成するステップを具備することを特徴と
する特許請求の範囲第１項記載のシステムLSIの設計方
法。 - 【請求項３】前記配線ステップは、さらに、前記機能モ
ジュール部並びに前記補足回路内部の配線を１層目の配
線で接続する第１の配線ステップと、前記機能モジュー
ル部間、および前記機能モジュール並びに前記補足回路
と前記外部接続用ボンディングパック部との間を２層目
の配線で接続する第２の配線ステップとを具備すること
を特徴とする特許請求の範囲第１項記載のシステムLSI
の設計方法。 - 【請求項４】機能モジュール部を各マクロセルに登録す
るステップは、既存の独立した各LSIを共通半導体基板
上に形成する為、既存の各LSIの設計条件のうち少なく
とも線幅、ゲート長、ゲート酸化膜厚を同一の設計条件
に変換するステップとを特徴とする特許請求の範囲第１
項記載のシステムLSIの設計方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136940A JPH0673363B2 (ja) | 1984-07-02 | 1984-07-02 | システムｌｓｉの設計方法 |
| KR1019850004512A KR900000177B1 (ko) | 1984-07-02 | 1985-06-25 | 모놀로딕 세미-커미텀 lsi |
| US06/750,472 US4839820A (en) | 1984-07-02 | 1985-07-01 | Monolithic semi-custom LSI |
| DE3523621A DE3523621C2 (de) | 1984-07-02 | 1985-07-02 | Halb-kundenspezifizierter großintegrierter Schaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136940A JPH0673363B2 (ja) | 1984-07-02 | 1984-07-02 | システムｌｓｉの設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115348A JPS6115348A (ja) | 1986-01-23 |
| JPH0673363B2 true JPH0673363B2 (ja) | 1994-09-14 |
Family
ID=15187090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136940A Expired - Lifetime JPH0673363B2 (ja) | 1984-07-02 | 1984-07-02 | システムｌｓｉの設計方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4839820A (ja) |
| JP (1) | JPH0673363B2 (ja) |
| KR (1) | KR900000177B1 (ja) |
| DE (1) | DE3523621C2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2214334B (en) * | 1988-01-05 | 1992-05-06 | Texas Instruments Ltd | Integrated circuit |
| IT1218104B (it) * | 1986-06-27 | 1990-04-12 | Sgs Microelettronica Spa | Metodo di progettazione di microcalcolatori integrati e microcalcolatore integrato a struttura modulare ottenuto con il metodo suddetto |
| JPH01260275A (ja) * | 1988-04-11 | 1989-10-17 | Narasaki Sangyo Kk | 農産物などの立体自動差圧予冷設備 |
| US5124273A (en) * | 1988-06-30 | 1992-06-23 | Kabushiki Kaisha Toshiba | Automatic wiring method for semiconductor integrated circuit devices |
| JP2539058B2 (ja) * | 1989-03-30 | 1996-10-02 | 三菱電機株式会社 | デ―タプロセッサ |
| JPH07111971B2 (ja) * | 1989-10-11 | 1995-11-29 | 三菱電機株式会社 | 集積回路装置の製造方法 |
| US5119158A (en) * | 1989-11-21 | 1992-06-02 | Nec Corporation | Gate array semiconductor integrated circuit device |
| JPH0410624A (ja) * | 1990-04-27 | 1992-01-14 | Hitachi Ltd | 半導体集積回路 |
| JPH04256338A (ja) * | 1991-02-08 | 1992-09-11 | Nec Corp | 集積回路の自動レイアウト方式 |
| US5694328A (en) * | 1992-08-06 | 1997-12-02 | Matsushita Electronics Corporation | Method for designing a large scale integrated (LSI) layout |
| JP3904244B2 (ja) * | 1993-09-17 | 2007-04-11 | 株式会社ルネサステクノロジ | シングル・チップ・データ処理装置 |
| JP3272200B2 (ja) * | 1994-07-15 | 2002-04-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | カスタマイザブル集積回路デバイス |
| US5860013A (en) * | 1996-07-26 | 1999-01-12 | Zilog, Inc. | Flexible interrupt system for an integrated circuit |
| JP3777768B2 (ja) * | 1997-12-26 | 2006-05-24 | 株式会社日立製作所 | 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法 |
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| JP3420195B2 (ja) * | 2000-09-26 | 2003-06-23 | エヌイーシーマイクロシステム株式会社 | クロック配線の設計方法 |
Family Cites Families (9)
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1984
- 1984-07-02 JP JP59136940A patent/JPH0673363B2/ja not_active Expired - Lifetime
-
1985
- 1985-06-25 KR KR1019850004512A patent/KR900000177B1/ko not_active IP Right Cessation
- 1985-07-01 US US06/750,472 patent/US4839820A/en not_active Expired - Fee Related
- 1985-07-02 DE DE3523621A patent/DE3523621C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4839820A (en) | 1989-06-13 |
| KR860001378A (ko) | 1986-02-26 |
| KR900000177B1 (ko) | 1990-01-23 |
| DE3523621A1 (de) | 1986-01-23 |
| DE3523621C2 (de) | 1995-11-02 |
| JPS6115348A (ja) | 1986-01-23 |
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