DE3523621C2 - Halb-kundenspezifizierter großintegrierter Schaltkreis - Google Patents

Halb-kundenspezifizierter großintegrierter Schaltkreis

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Description

Die Erfindung betrifft einen halb-kundenspezifizierten großintegrierten Schaltkreis (LSIC) wie insbesondere einen für Datenverarbeitungssysteme geeigneten Einchip- LSIC, nach dem Oberbegriff des Patentanspruches 1.
Die LSIC-Konstruktionstechniken, einschließlich der Ga­ te-Arraykonstruktion ("Gate-Array-Technik") und auch die Standardzellenkonstruktion sind in jüngster Zeit vereinfacht worden. Ein Standardzellensystem dieser Art ist in "Gate Array and Standard Cell Design Methods", "VLSI DESIGN", Juni 1984, S. 79-84, beschrieben. Bei diesem System werden Standardzellenmuster in Funktions­ einheiten, wie Register, für den Entwurf und die Ferti­ gung vorbereitet. Ein Konstrukteur kombiniert und wählt die Schaltkreismuster zur Bestimmung einer einzigen Zielfunktion. Dabei werden jedoch keine Vorkehrungen für eine Konstruktionstechnik für VLSICs mit hoher Pac­ kungsdichte getroffen.
Bei den bisherigen Gate-Array- und Standardzellen-Tech­ niken ist es schwierig, LSICs, wie einen Mikroprozes­ sor, und seinen zugeordneten peripheren oder Mikropro­ zessor-Chips zu packen. Bestenfalls können nur Univer­ salschaltungen, ausschließlich eines Mikroprozessors und seiner zugeordneten peripheren Chips, gepackt wer­ den. Die derzeit erhältliche, fortschrittlichste kom­ pakte Hardware-Logikschaltung besteht aus einem ge­ trennten Mikroprozessor, seinen zugeordneten peripheren Chips und einem Gate-Array oder Standardzellen.
Dieses Problem sei bei einem in Fig. 1 dargestellten sog. Personalrechnersystem beispielhaft verdeutlicht.
Das System gemäß Fig. 1 enthält einen Mikroprozessor 10, einen Kristalloszillator 11, einen Taktgenerator 12, einen Bus-Steuerteil 13, einen Unterbrechungssteu­ erteil 14, einen programmierbaren DMA-Steuerteil 15, einen programmierbaren Intervallzeitgeber 16, eine Ein­ gabe/Ausgabestelle 17, einen Kathodenstrahlröhrensteu­ erteil (CRTC) 18 und einen Floppy-Plattensteuerteil (FDC) 19.
Weiterhin umfaßt das System nach Fig. 1 einen Eingabe/-Ausgabe-Chipwähler 20, einen Randomspeicher (RAM) 21, einen Adreßkodierer 22 für letzteren, einen Festwert­ speicher (ROM) 23, einen ROM-Dekodierer 24, einen Ein­ gabe/Ausgabestellen-Dekodierer 25, einen Zeitgeber- und Dekodiererkreis 26, einen Paritätsprüfkreis 27, ein DMA-Seitenregister 28 sowie verschiedene Pufferregister 29-36.
Bei dem in Fig. 1 gezeigten System mit dem beschriebe­ nen Aufbau sind die Schaltkreise, die nach der herkömm­ lichen Gate-Array- und Standardzellentechnik aufgebaut werden können, eine periphere oder Klebe-Schaltung, et­ wa die Register 29-36. LSICs, wie die peripheren zu­ geordneten Mikroprozessor-Chips, ganz abgesehen vom Mi­ kroprozessor 10, vom Taktgenerator 12 und vom Steuer­ teil 13, können nicht im Gate-Array oder in der Stan­ dardzelle angebracht werden.
Zur Erzielung einer höheren Dichte wird eine großinte­ grierte Hardware-Logikschaltung mit einem Mikroprozes­ sor und zugeordneten peripheren Schaltkreisen vorge­ schlagen, und zwar unter Verwendung von Standardzellen o. dgl. zur Erzielung eines Einchip-LSICs. Eine Umkon­ struktion einer solchen Logikschaltung bedingt jedoch eine Überlastung an Konstruktionsarbeit, so daß sich hohe Entwicklungskosten ergeben und ein praktisch ver­ wendbarer LSIC nicht erzielt werden kann.
In der Zeitschrift "Elektronik", Heft 17, 1982, Seiten 65 bis 70, sind Gate-Arrays als Halbleiteranordnungen beschrieben, die bis zu mehreren 1000 Gattern auf einem Chip enthalten, deren Verdrahtung ein Kunde nach seinen Erfordernissen mit Computerunterstützung kurzfristig festlegen kann. Mit einer letzten Metallisierungsmaske kann nämlich die Funktion des Chips, ob dieser also et­ wa eine Recheneinheit oder eine Steuereinheit bildet, festgelegt werden. Die Gatter sind bei den Gate-Arrays ähnlich zu Speicherzellen matrixartig auf einem Träger aus Silizium angeordnet.
Es ist Aufgabe der vorliegenden Erfindung, einen halb- kundenspezifizierten großintegrierten Schaltkreis für die wirksame Vereinfachung eines Systems zu schaffen, das herkömmlicherweise aus einer Vielzahl unabhängiger LSICs gebildet wurde.
Diese Aufgabe wird erfindungsgemäß durch einen halb- kundenspezifizierten großintegrierten Schaltkreis mit den Merkmalen des Patentanspruches 1 gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 und 3.
Für Entwurf oder Konstruktion eines kundenspezifizier­ ten-LSICs können zahlreiche herkömmliche getrennte LSIC-Maskenmuster oder -bilder benutzt werden. In die­ sem Sinne wird nur eine periphere Schaltung entworfen, so daß die Entwicklungszeit erheblich verkürzt wird.
Weiterhin ist die halb-kundenspezifizierte LSIC durch eine monolithische Anordnung gebildet. Im Vergleich zu einem bisherigen kundenspezifizierten Hybrid-LSIC kann dabei der Stromverbrauch erheblich gesenkt werden, wo­ durch auch die Schaltkreisbelastung verringert wird. Außerdem wird damit die Packungsdichte vergrößert.
Im folgenden ist eine bevorzugte Ausführungsform der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines herkömmlichen Perso­ nalrechner oder -computersystems,
Fig. 2 eine schematische Aufsicht auf einen monoli­ thischen, halb-kundenspezifizierten großinte­ grierten Schaltkreis (LSIC) gemäß der Erfin­ dung und
Fig. 3 ein Blockschaltbild eines Personalrechnersystems, auf das der monolithische halb-kundenspezifi­ zierte LSIC gemäß der Erfindung angewandt ist.
Fig. 1 ist eingangs bereits erläutert worden.
Fig. 2 veranschaulicht schematisch die Anordnung eines System-LSICs gemäß einer Ausführungsform der Erfindung. Gemäß Fig. 2 sind in einem Halbleiter-Substrat 41 Makro­ zellen mit vorbestimmten Funktionen ausgebildet. Die Makrozellen 42 entsprechen zugeordneten peripheren Mikroprozessor-Chips, wie dem Generator 12 und dem Steuerteil 13 gemäß Fig. 1. Bei dieser Ausführungsform besitzen die Makrozellen 42 dieselben Hauptschaltkreise wie die entsprechenden, oben genannten Mikroprozessor-Chips. Das Muster des Hauptschaltkreises jeder Makrozelle 42 wird durch Anwendung des Musters des entsprechenden peripheren Mikroprozessor-Chips eines unabhängigen, d. h. getrennten LSICs erhalten. Im Substrat 41 sind außerdem verschiedene periphere Schaltungen bzw. "Klebeschaltkreise" 46 ausgebildet, welche die Funktionsblöcke, wie einen Adreßdekodierer, einen Adreß- Signalspeicher oder einen Paritätsprüfkreis, zum Ausgleich für die Funktionen der Makrozellen 42 steuern.
In einem Umfangsteil jeder Makrozelle 42 im Substrat 41 sind Verbindungsflächen 43 ausgebildet, die einer exter­ nen Anschluß-Verbindungsfläche des entsprechenden Mikropro­ zessor-Chips des getrennten LSTCs entsprechen. Externe Anschluß-Verbindungsflächen 44 in einem halb-kunden­ spezifizierten LSIC sind in einem Umfangsbereich des Substrats 41 ausgebildet. Eine zweite Schicht einer Aluminiumverdrahtung ist zwischen die Ver­ bindungsflächen 43 in den miteinander zu verbindenden Makrozellen 42, die Flächen 43 in der Makrozelle 42 und die betreffende periphere Schaltung 46 sowie zwischen die Flächen 43 in der Makrozelle 42 oder der peripheren Schaltung 46 und der Fläche 44 geschaltet. Eine erste Schicht einer Aluminiumverdrahtung (nicht dargestellt) wird für interne Verbindungen in den Makrozellen 42 und peripheren Schaltungen 46 benutzt.
Beim halb-kundenspezifizierten großintegrierten Schalt­ kreis (im folgenden ggf. nur noch als "erfindungs­ gemäßer LSIC" bezeichnet) gemäß Fig. 2 besitzen die Makrozellen 42 dieselben Verbindungs-Flächen 43 wie die getrennten LSICs. Diese Verbindungsflächen brauchen jedoch nicht benutzt zu werden, weil die Flä­ chen 43, im Gegensatz zu den Flächen 44, für interne Verbindung im Substrat 41 benutzt werden. Wenn die Makrozellen 42 Flächen 43 aufweisen, können erstere unabhängig bzw. getrennt geprüft werden. Beim erfin­ dungsgemäßen LSIC nach Fig. 2 ist die zweite Schicht der Aluminiumverdrahtung zwischen die Makrozellen 42 sowie zwischen letztere und die Verbindungsflächen 44 geschal­ tet. Die erste Schicht der Aluminiumverdrahtung kann jedoch zur Verbindung der Abschnitte benutzt werden, welche die zweite Schicht der Aluminiumverdrahtung in den Makrozellen 42 und den peripheren Schaltungen 46 nicht schnei­ den. Es ist darauf hinzuweisen, daß die obigen gegensei­ tigen Verbindungen einfach konstruiert werden können, wenn die zweite Schicht der Aluminium­ verdrahtung benutzt wird.
Im folgenden ist anhand des Blockschaltbilds gemäß Fig. 3 ein Fall beschrieben, in welchem der Mikropro­ zessor, die peripheren Mikroprozessor-Chips, Verknüpfungs­ glieder (TTLs) und integrierte Schaltkreise bzw. ICs für die Anwendung des erfindungsgemäßen LSICs auf das Per­ sonalrechnersystem gemäß Fig. 1 kombiniert sind. Gemäß Fig. 3 umfaßt ein halb-kundenspezifizierter LSIC 50 einen Takt-Bus 51, einen Lokal-Bus 52 und System-Busse 53. Letz­ tere umfassen einen Steuer-Bus 54, einen Adreß-Bus 55 und einen Daten-Bus 56. Das Bus 51 ist mit einem Taktgenerator 57 und einer Wartezustands-Logik 58 (im folgenden als WS-Logik bezeichnet) verbunden, um die Wartezeit des Bus′ 53 im Zusammenhang mit dem Ausführungszyklus eines noch zu beschreibenden Mikroprozessors 80 zu steuern. Die WS-Logik 58 ist außerdem mit dem Steuer-Bus 54, einem Bus-Steuerteil 61, einem Datenpuffer 60 und einem Adreß-Signalspeicher 59 verbunden. Der Bus 52 ist mit dem Signalspeicher 59, dem Puffer bzw. Zwischenspeicher 60, dem Steuerteil 61, einem programmierbaren Unterbre­ chungssteuerteil 62 und einer nicht-maskierbaren Unter­ brechungslogik 75 (im folgenden als NMI-Logik bezeich­ net) verbunden. Die NMI-Logik bestätigt den Unterbre­ chungsempfang höchster Priorität zum Mikroprozessor 80.
Der Signalspeicher 59 ist mit dem Bus 55, der Puffer 60 mit dem Bus 56, der Steuerteil 61 mit dem Bus 54 und der Steuerteil 62 mit den Bussen 54, 55 und 56 verbunden. Der Bus 53 ist an einen programmierbaren DMA-Steuerteil (DMAC) 63 (im folgenden einfach als DMA-Steuerteil be­ zeichnet), einen programmierbaren Intervallzeitgeber 64, eine Ein/Ausgabestelle 65, einen Kathodenstrahlröhren- oder CRT-Steuerteil 66 (CRTC) und einen Floppy-Platten-Steuerteil (FDC) 67 angeschlossen. Eine extern mit dem LSIC 50 verbundene Speichersteuerlogik 68 zum Steuern des Lese/Schreibzugriffs zu einem Hauptspeicher (nicht dar­ gestellt, aber dem Randomspeicher 21 gemäß Fig. 3 bzw. 1 entsprechend) ist mit dem Bus 54 verbunden. Ein Pari­ tätsprüfkreis 69 zur Durchführung einer Paritätsprüfung und zum Erzeugen eines Paritätsprüfausgangssignals ist mit den Bussen 54 und 56 verbunden. Ein Ein/Ausgabe-Chipwähler 70 zum Wählen des CRT-Steuerteils 66 oder des Floppy-Steuerteils (FDC) 67 ist an Bus 55 angeschlossen. Mit den Bussen 55 und 56 ist ein DMA-Seitenregister 71 verbunden. Ein DMA-Adreßsignalspeicher 72 ist eben­ falls mit den Bussen 55 und 56 verbunden. Mit den Bussen 54 und 55 ist ein Datenbus-Freigabedekodierer 73 verbunden, der ein dekodiertes Ausgangssignal zu exter­ nen, an den LSIC 50 angeschlossenen Ein/Ausgabevorrich­ tungen zur Anzeige dafür, daß Daten auf dem Bus 56 er­ schienen sind, liefert. Die Ein/Ausgabestelle 65 ist mit einem Reihen-Parallel-Wandler (SPC-Einheit) 74 zum Umwandeln der von einem externen Tastenfeld (nicht dargestellt) gelieferten Reihendaten in Parelleldaten verbunden.
Der Mikroprozessor 80 als Haupteinheit des Personalrech­ ners ist extern über die Busse 51 und 52 mit dem LSIC 50 verbunden. Ein Kristalloszillator 81 ist extern an den Takt­ generator 57 zur Ansteuerung desselben angeschlossen.
Im LSIC 50 entsprechen die Steuerteile 61 und 62, der DMS-Steuerteil 63, der Zeitgeber 64, die Ein/Ausgabe­ stelle 65, der CRT-Steuerteil 66 und der Floppy-Steuer­ teil 67 den Makrozellen 42 nach Fig. 2. Eine Kombination aus der WS-Logik 58, dem Signalspeicher 59, dem Puffer 60, der Logik 68, den Schaltkreisen 69 und 70, dem Re­ gister 71, dem Signalspeicher 72, dem Dekodierer 73, der SPC-Einheit 74 und der Logik 75 entspricht den peripheren Schaltungen 46. Die Logik 68 entspricht dem Dekodierer 22, dem Schaltkreis 26 sowie den Registern 29-31 nach Fig. 1. Der Schaltkreis 69, der Wähler 70 und das Regi­ ster 71 entsprechen dem Schaltkreis 27, dem Wähler 20 bzw. dem Register 28 gemäß Fig. 1. Der Signalspeicher 72 entspricht den Registern 35 und 36 nach Fig. 1. Der Signalspeicher 59 entspricht dem Pufferregister 32 nach Fig. 1, während der Puffer 60 dem Register 33 gemäß Fig. 1 entspricht.
Im folgenden ist das Herstellungsverfahren für den LSIC 50 beschrieben.
1. Lagegenauigkeit der Makrozellen
Zur Ausbildung eines Zielsystems (d. h. eines Personal­ rechnersystems bei der dargestellten Ausführungsform) als LSIC werden Muster und Logikfunktionen von LSICs (z. B. des Generators 12, der Steuerteile 13 und 14 und dgl. gemäß Fig. 1), wie sie als herkömmliche unabhängige periphere Mikroprozessor-Chips benutzt werden, nicht modifi­ ziert und als einzige große Makrozelle 42 in einem rech­ nergestützten LSIC-Konstruktionsverfahren zur Ausrich­ tung gebracht.
2. Datengleichförmigkeit
Die unabhängigen oder getrennten LSICs werden unter ver­ schiedenen Konstruktionsbedingungen hergestellt. Linien­ breiten, Gate-Längen, Gate-Oxidschichtdicken und Schwel­ lenwerte der Substrate variieren daher in Abhängigkeit von den verschiedenen LSICs. Wenn die Muster und Logik­ funktionen der LSICs als Makrozelle 42 unmittelbar zur Ausrichtung gebracht werden, ist es schwie­ rig, eine monolithische LSI zu erzielen, die durch verschiedene getrennte LSICs, wie periphere Familien- Chips, gebildet ist. Wenn die LSICs als Makrozelle 42 in Ausrichtung gebracht werden, müssen die Konstruktionsbedingungen der getrennten LSICs zu iden­ tischen Konstruktionsbedingungen modifiziert werden.
3. Prüfung der Logikfunktion
Zur Realisierung des LSICs 50 gemäß Fig. 3 müßten an sich die Makrozellen 42 dieselben Muster (Bilder) und Funktionen besitzen wie die getrennten LSICs. Da jedoch, wie unter 2. beschrieben, Gleichförmigkeit der Konstruktions­ bedingungen erzielt wurde, brauchen die Muster nicht dieselben zu sein wie diejenigen der getrennten LSICs. Bei dieser Ausführungsform werden die Makrozellen 42 (zusätzlich die Schaltungen 46) durch CMOS-Elemente gebildet, die von den Mustern (Bildern) der getrennten LSICs verschiedene Muster aufweisen. Der Unterschied beruht jedoch auf den Elementstrukturen oder -ausgestaltungen, so daß im Prinzip die Muster der ge­ trennten LSICs benutzt werden.
Es sei angenommen, daß die Makrozellen 42, welche die­ selben Muster und Funktionen wie die unabhängigen oder getrennten LSICs besitzen, zur Bildung des LSICs 50 benutzt werden. In diesem Fall weist jede Makrozelle 42 einen Abschnitt auf, der nicht dieselbe Funk­ tion oder externe Verbindung wie beim entsprechenden getrennten LSIC zu besitzen braucht. Dies ist deshalb der Fall, weil jeder getrennte LSIC einen Funktions­ abschnitt aufweist, der beim vorliegenden System über­ flüssig ist. Durch Ausschaltung des überflüssigen Funk­ tionsabschnitts kann die Fläche der Makrozelle 42, d. h. die Chip-Fläche des LSICs 50, verkleinert werden. Weiter­ hin kann auf im folgenden noch näher beschriebene Weise eine durch die Verbindungen zwischen den Makrozellen 42 hervorgerufene Verzögerungs- oder Laufzeit verkürzt werden.
  • a) Die externen Verbindungsflächen im getrennten LSIC brauchen in der entsprechenden Makrozelle 42 nicht vorgesehen zu sein. Wenn eine Funktionsprüfung an jeder Makrozelle 42 nicht erforderlich ist, können die Verbindungsflächen aus der Makrozelle 42 besei­ tigt bzw. in ihr weggelassen werden.
  • b) Ein um die Verbindungsflächen herum ausgebildeter Eingangsschutzkreis kann entfallen. Dadurch kann eine durch den Eingangsschutzkreis verursachte Verzögerung in der Signalübertragungszeit vermieden werden.
  • c) Auf ähnliche Weise kann die Ausgangszahl von um die Verbindungsflächen herum ausgebil­ dete Ausgangstreibern, die Ausgangssignale nicht un­ mittelbar außerhalb des LSICs 50, sondern zu einer anderen Makrozelle 42 oder zur peripheren Schaltung liefern, verringert werden, wodurch die Fläche der Makrozellen 42 verkleinert und die Zeitverzögerung zwischen ihnen verkürzt werden.
  • d) Im Taktgenerator nach Fig. 3, d. h. bei der Makrozelle 42 entsprechend dem Taktgenerator 12 gemäß Fig. 1, braucht der Hochfrequenz-Kristall­ oszillator 81 nicht nahe dem LSIC 50 angeordnet zu sein, um eine genaue Schwingung zu gewährleisten. Mit anderen Worten: es braucht kein externer Kristall­ oszillator vorgesehen zu werden, weil ein letzteren benötigender Schaltkreis keine hohe Genauigkeit be­ sitzt. Bei dieser Ausführungsform wird nur ein EFI-Eingangsstift aktiviert.
  • e) Bussteuerteil 61
    Der Steuerteil 13 entsprechend dem Steuerteil 61 nach Fig. 3, ist durch eine bipolare IC-Anordnung mit einer Trei­ ber- oder Ansteuerfähigkeit, um eine Bus-Steuerung auszuführen, gebildet. Der bipolare IC besitzt daher einen höheren Stromver­ brauch und eine größere Abstrahlung Joulescher Wärme als ein CMOS-IC. Auf der Grundlage dieser Voraus­ setzung sind alle Makrozellen 42 durch CMOS-Elemente im LSIC 50 gebildet. Dabei können durch Wärme her­ vorgerufene Störungen auch bei erhöhter Packungs­ dichte ausgeschaltet werden. Der Steuerteil 61 ist ebenfalls aus der CMOS-Anordnung gebildet. Der Steuer­ teil 61 enthält einen Hochzieh-Widerstand für Steuer­ signale IORC und AIOWC o. dgl.
  • f) Unterbrechungs-Steuerteil 62
    Der Steuerteil 14 nach Fig. 1, welcher dem Steuerteil 62 gemäß Fig. 3 entspricht, weist einen Kaskadenleitungs- Anschlußstift zur Vergrößerung eines Unterbrechungs­ vektors auf. Dieser Stift wird aber hier nicht benutzt und ist daher im Steuer­ teil 62 weggelassen.
  • g) DMA-Steuerteil 63
    Ein AEN- oder Adreßfreigabe-Signal des DMA-Steuer­ teils 15 nach Fig. 1, dem DMA-Steuerteil 63 gemäß Fig. 3 ent­ sprechend, wird verzögert. Bei der dargestellten Aus­ führungsform wird dieses Signal außerhalb des LSICs 50 erzeugt und daher nicht im Steuerteil 62 der Makrozelle 42 benutzt.
  • h) Zeitgeber 64
    Kanal 1 wird als Auffrisch- oder Wiederholkanal be­ nutzt und ist mit dem DMA-Kanal 0 verbunden. Sein Gate ist stets aktiviert. Kanal 2 wird als Lautsprecher-Tonregelkanal benutzt, dessen Gate, durch die Ein/Ausgabestelle 65 gesteuert wird. Kanal 0 ist dem Unterbrechungspegel 0 zugeordnet und wird als System-Zeitgeber benutzt; sein Gate ist stets aktiviert.
  • i) Ein/Ausgabestelle 65
    Die PA-Ein/Ausgabestelle dient zum Abnehmen eines Tastenfeld-Abtastkodes. Tastenfelddaten werden seriell dem LSIC 50 zugeführt und durch den Reihenparallel- oder SP-Steuerteil 74 in parallele Daten umgesetzt, die dann der PA-Stelle zugeführt werden. Eine PB-Stelle dient zum Ausgeben von Daten zum Lautsprecher sowie von Tastenfeld-Steuersignalen. Eine PC-Stelle dient zum Auslesen von Daten eines DIP-Schalters zum Lesen von peripheren 8-Bit-Daten sowie zum Auslesen des Paritätsprüfsignals, des Zeitgebers CH2, des Ein/Aus­ gabe-Prüfsignals und dgl.
  • j) Kathodenstrahlröhren- oder CRT-Steuerteil 66
    Die Vorrichtungs-Adreßstelle ist in "3DOHEX" bis "3DFHEX" und "3BOHEX" bis "3B7HEX" für Farb- und Schwarzweiß- Kathodenstrahlröhrenmonitore unterteilt. Der CRT-Steuer­ teil 66 weist einen Adreßdekodierer entsprechend der Vorrichtungs-Adreßstelle auf.
Die Arbeitsweise des Systems nach Fig. 2 bzw. 3 ist nachstehend erläutert. Beim Schließen des Netzschalters wird durch den Oszillator 81 ein Bezugstakt zum Initia­ lisieren des Systems erzeugt. Der Mikroprozessor 80 beginnt die Steueroperation zum Abrufen eines Befehls vom nicht dargestellten externen Hauptspeicher. Eine durch den Befehl dargestellte Speicheradresse wird der Reihe nach zum Mikroprozessor 80, zum Adreßbus im Bus 52, zum Signalspeicher 59, zum Bus 55 im Bus 53 und zum Hauptspeicher (nicht dargestellt) übertragen. Der aus dem Hauptspeicher abgerufene Befehl wird der Reihe nach zum Hauptspeicher, zum Bus 56 im Bus 53, zum Puffer 60, zum Datenstatus-Bus im Bus 52 und zum Mikroprozessor 80 übertragen. Zwischenzeitlich führt die Schaltung 69 eine Paritätsprüfung der Lesedaten d. h. des Befehls bei dieser Ausführungsform aus.
In der DMA-Übertragung erfolgt Zugriff/Übertragung unmittelbar zwischen dem Hauptspeicher und der Ein/Ausgabevorrichtung über Bus 55/56 unter der Steuerung des DMA-Steuerteils 63.
Das Steuersignal der Ein/Ausgabevorrichtung wird über die Ein/Ausgabestelle 65 ausgetauscht. Der Datenaus­ tausch mit der Ein/Ausgabevorrichtung erfolgt über Bus 56. Bei der DMA-Übertragung wird eine Adresse vom Signalspeicher 72 verriegelt. Daten von 4-Kanal-Segmentdaten (4 Bits) werden zur Lie­ ferung der DMA-Adresse im Register 71 gespeichert. Der Zugriffstakt der Ein/Ausgabevorrichtung über Bus 56 wird mittels eines Ausgangssignals vom Dekodierer 73 diskri­ miniert.
Der außerhalb des LSICs 50 angeordnete Hauptspeicher umfaßt DRAM-Blöcke von 0-255 kB, 256-511 kB und 512-640 kB. Zeilenadreßabtast- oder -übernahme- bzw. RAS-Signale für die jeweiligen DRAM-Blöcke werden von der Logik 68 erzeugt. Bei dieser Ausführungsform erzeugt die Logik 68 außerdem ein Zeilenausgabe-Frei­ gabe- oder ROE-Signal für einen Zugriff zu einem exter­ nen Festwertspeicher (nicht dargestellt) zur Speicherung verschiedener andere Mikroprogramme.
Ein Unterbrechungssignal von der Ein/Ausgabevorrichtung o. dgl. wird durch den Steuerteil 62 gesteuert. Der CRT-Steuerteil 66 besitzt eine Anordnung eines freischwin­ genden Oszillator- oder VFO-Kreises, eines Befehlssignal­ speicherregisters oder eines Vorverschiebekreises als externer Schaltkreis. Der Vorverschiebekreis steuert einen mit einer Magnetkraftspitze synchronisierten Spei­ chertakt, um eine durch magnetische Speicherung verursachte Störung zu vermindern. Der CRT-Steuerteil 66 steuert einen nicht dargestellten Kathodenstrahlröhren- oder CRT-Monitor für Zeichenwiedergabe, einfache gra­ phische Darstellung, Vollgraphikdarstellung, Farbrege­ lung, Zeichenblinken und Bildschirminhalt-Zurückrollen. Der CRT-Monitor besteht aus einem Farb- oder Schwarzweiß-Monitor; er kann durch eine Flüssig­ kristallanzeige ersetzt werden.
Beim System-LSIC gemäß dieser Ausführungsform sind die Makrozellen (z. B. der DMA-Steuerteil, der Taktgenerator, der Zeitgeber und der Unterbrechungssteuerteil), ent­ sprechend den peripheren Mikroprozessor-Chips des Mikropro­ zessors und den Schaltungen 46 (z. B. Register, einschließlich Adreß- und Daten-DMAs), mit den Makro­ zellen (z. B. Ein/Ausgabestelle, Floppy-Platten-Steuerteil und CRT-Steuerteil, auf dem System-Bus angeordnet) sowie den peripheren Schaltungen 46 (z. B. der Speichersteuerlogik) über Lokal- und System-Busse verbunden, um eine große Logikfunktion zu bilden und damit die CPU-Funktionen des Mikroprozessors auszugleichen.
Wenn beim beschriebenen System-LSIC die peripheren Schaltungen 46, insbesondere diejenigen der Daten- und Adreß-Signal­ speicherregister, sowie das Muster für die zweite Schicht der Aluminiumverdrahtung entsprechend ausgelegt werden, kann ein großintegrierter Schaltkreis realisiert werden, der dieselben Funktionen besitzt wie die pripheren Mikroprozessor-Chips des Mikroprozessors. Beim vorliegenden System-LSIC kann die Entwurfs- oder Konstruktionszeit wesentlich verkürzt werden, verglichen mit dem Fall, in welchem ein solcher LSIC ohne Anwendung der Muster oder Bilder der peripheren Mikroprozessor-Chips konstruiert wird.
Die beschriebene Ausführungsform veranschaulicht bei­ spielhaft einen Fall, in welchem die Erfindung auf ein Personalrechnersystem angewandt ist. Die Erfindung ist jedoch nicht auf diesen Anwendungsfall beschränkt. Durch Änderung der peripheren Schaltungskonfiguration und der gegen­ seitigen Verbindungen der Makrozellen auf erforderliche Weise kann ein gewünschter Einchip-System-LSIC erhalten werden.

Claims (3)

1. Halb-kundenspezifizierter großintegrierter Schalt­ kreis (LSI) mit:
  • - einem Substrat,
  • - einer Vielzahl von in dem Substrat ausgeführten Makrozellen (42),
  • - einer peripheren Schaltung (46) und
  • - einer ersten sowie einer zweiten Verdrahtungs­ schicht, wobei:
  • - jede in dem Substrat ausgeführte Makrozelle (42) Verbindungsflächen (43) hat und jeweils eine Vielzahl einzelner kundenspezifizierter Halblei­ terbauelemente aufweist, die in herkömmlichen un­ abhängigen großintegrierten Maskenmustern ange­ ordnet und durch die erste Verdrahtungsschicht mit den Verbindungsflächen (43) verbunden sind wobei die Makrozellen jeweils verschiedene Funk­ tionen aufweisen,
    dadurch gekennzeichnet, daß
  • - die periphere Schaltung (46) einen interaktiven Betrieb der Makrozellen erlaubt, und eine Viel­ zahl von integrierten Schaltungen aufweist, wel­ che in einem Feld in dem Substrat angeordnet sind,
  • - die zweite Verdrahtungsschicht die Makrozellen und die periphere Schaltung verbindet, um den Be­ trieb des großintegrierten Schaltkreises zu er­ lauben, und
  • - weiterhin ein Takt-Bus (51), ein Lokal-Bus (52), ein Steuer-Bus (54), ein Adreß-Bus (5) und ein Daten-Bus (6) vorgesehen sind, die jeweils mit den Makrozellen (42) und der peripheren Schaltung (46) verbunden sind.
2. Halb-kundenspezifizierter großintegrierter Schalt­ kreis nach Anspruch 1, dadurch gekennzeichnet, daß die periphere Schaltung (46) eine mit dem Takt-Bus (51) und dem Steuer-Bus (54) verbundene Wartezu­ stands-Logik (58), einen mit dem Lokal-Bus (52) und dem Adreß-Bus (5) gekoppelten Adreßsignalspeicher (59), einen mit dem Lokal-Bus (52) und dem Daten- Bus (56) gekoppelten Datenpuffer (60), eine mit dem Steuer-Bus (54) gekoppelte Speichersteuerlogik, ei­ ne mit dem Steuer-Bus (54) und dem Daten-Bus (56) gekoppelte Paritätsschaltung (69), eine mit dem Adreß-Bus (55) gekoppelte Ein/Ausgabe-Chipwähl­ schaltung (70), ein mit dem Adreß-Bus (55), und dem Daten-Bus (56) gekoppeltes DMA-Seitenregister (71), einen mit dem Adreß-Bus (55) und dem Daten-Bus (56) gekoppelten DMA-Adreßsignalspeicher (72), einen mit dem Adreß-Bus (55) gekoppelten Datenbus-Freigabe­ decodierer (73), einen mit den Makrozellen (42) ge­ koppelten Reihen-Parallel-Wandler (74) und eine mit dem Lokal-Bus (52) gekoppelte nicht-maskierbare Un­ terbrechungslogik aufweist.
3. Halb-kundenspezifizierter großintegrierter Schalt­ kreis nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl von Makrozellen (42) einen mit dem Takt-Bus (51) gekoppelten Taktgenerator, einen mit dem Lokal-Bus (52) und dem Steuer-Bus (54) gekop­ pelten Bus-Steuerteil (61), einen mit dem Lokal-Bus (52), dem Steuer-Bus (54), dem Adreß-Bus (55) und dem Daten-Bus (56) gekoppelten Unterbrechungs- Steuerteil (62), einen mit dem Steuer-Bus (54), dem Adreß-Bus (55) und dem Daten-Bus (56) gekoppelten Taktgeber, einen mit dem Steuer-Bus (54), dem Adreß-Bus (55) und dem Daten-Bus (56) gekoppelten Eingangs/Ausgangsanschluß, einen mit dem Steuer-Bus (54), dem Adreß-Bus (55) und dem Daten-Bus (56) ge­ koppelten Elektronenstrahlröhren-Steuerteil und ei­ nen mit dem Steuer-Bus (54), dem Adreß-Bus (55) und dem Daten-Bus (56) gekoppelten Floppy-Platten- Steuerteil (67) aufweist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19731701B4 (de) * 1996-07-26 2015-10-29 Zilog, Inc. Flexibles Unterbrechungssystem für einen integrierten Schaltkreis

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2214334B (en) * 1988-01-05 1992-05-06 Texas Instruments Ltd Integrated circuit
IT1218104B (it) * 1986-06-27 1990-04-12 Sgs Microelettronica Spa Metodo di progettazione di microcalcolatori integrati e microcalcolatore integrato a struttura modulare ottenuto con il metodo suddetto
JPH01260275A (ja) * 1988-04-11 1989-10-17 Narasaki Sangyo Kk 農産物などの立体自動差圧予冷設備
US5124273A (en) * 1988-06-30 1992-06-23 Kabushiki Kaisha Toshiba Automatic wiring method for semiconductor integrated circuit devices
JP2539058B2 (ja) * 1989-03-30 1996-10-02 三菱電機株式会社 デ―タプロセッサ
JPH07111971B2 (ja) * 1989-10-11 1995-11-29 三菱電機株式会社 集積回路装置の製造方法
US5119158A (en) * 1989-11-21 1992-06-02 Nec Corporation Gate array semiconductor integrated circuit device
JPH0410624A (ja) * 1990-04-27 1992-01-14 Hitachi Ltd 半導体集積回路
JPH04256338A (ja) * 1991-02-08 1992-09-11 Nec Corp 集積回路の自動レイアウト方式
US5694328A (en) * 1992-08-06 1997-12-02 Matsushita Electronics Corporation Method for designing a large scale integrated (LSI) layout
JP3904244B2 (ja) * 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3272200B2 (ja) * 1994-07-15 2002-04-08 インターナショナル・ビジネス・マシーンズ・コーポレーション カスタマイザブル集積回路デバイス
JP3777768B2 (ja) * 1997-12-26 2006-05-24 株式会社日立製作所 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法
US6678645B1 (en) * 1999-10-28 2004-01-13 Advantest Corp. Method and apparatus for SoC design validation
JP3420195B2 (ja) * 2000-09-26 2003-06-23 エヌイーシーマイクロシステム株式会社 クロック配線の設計方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5591853A (en) * 1978-12-29 1980-07-11 Fujitsu Ltd Semiconductor device
US4479088A (en) * 1981-01-16 1984-10-23 Burroughs Corporation Wafer including test lead connected to ground for testing networks thereon
JPH0666366B2 (ja) * 1981-06-24 1994-08-24 株式会社日立製作所 半導体集積回路装置の製造方法
JPH077825B2 (ja) * 1981-08-13 1995-01-30 富士通株式会社 ゲートアレイの製造方法
JPS59119925A (ja) * 1982-12-27 1984-07-11 Toshiba Corp 論理回路
US4584653A (en) * 1983-03-22 1986-04-22 Fujitsu Limited Method for manufacturing a gate array integrated circuit device
DE3481958D1 (de) * 1983-05-24 1990-05-17 Toshiba Kawasaki Kk Integrierte halbleiterschaltungsanordnung.
US4612618A (en) * 1983-06-10 1986-09-16 Rca Corporation Hierarchical, computerized design of integrated circuits
US4577276A (en) * 1983-09-12 1986-03-18 At&T Bell Laboratories Placement of components on circuit substrates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19731701B4 (de) * 1996-07-26 2015-10-29 Zilog, Inc. Flexibles Unterbrechungssystem für einen integrierten Schaltkreis

Also Published As

Publication number Publication date
KR860001378A (ko) 1986-02-26
JPH0673363B2 (ja) 1994-09-14
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KR900000177B1 (ko) 1990-01-23
US4839820A (en) 1989-06-13
DE3523621A1 (de) 1986-01-23

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