DE19828620A1 - Während des Betriebs aufteilbarer Computerbus für einen verbesserten Betrieb mit sich ändernden Bustaktfrequenzen - Google Patents

Description

Diese Erfindung bezieht sich allgemein auf Computerbusarchi­ tekturen und insbesondere auf Computerbusarchitekturen, die für einen Betrieb bei mehr als einer Bustaktfrequenz entwor­ fen sind.

Ein Computerbus wird im allgemeinen verwendet, um verschie­ dene Vorrichtungen oder Teilsysteme mit anderen Teilsystemen in einem Computersystem schnittstellenmäßig zu verbinden. Beispielsweise kann ein Computereingabe/Ausgabebus verwendet werden, um Eingabe/Ausgabevorrichtungen, wie z. B. ein Mo­ dem, einen Drucker oder ein Graphiksystem, über eine Einga­ be/Ausgabebussteuerungseinrichtung mit der CPU (CPU = cen­ tral processing unit = zentrale Verarbeitungseinheit) schnittstellenmäßig zu verbinden. Ein Problem, mit dem Ent­ wickler solcher Eingabe/Ausgabebusse in der Vergangenheit konfrontiert waren, besteht darin, daß, sowie sich die Tech­ nologie weiterentwickelt, es erwünscht ist, immer schnellere Bustaktfrequenzen für den Bus zu spezifizieren, um während der Datenübertragungen zu und von den Eingabe/Ausgabevor­ richtungen, die mit dem Bus gekoppelt sind, eine maximale Bandbreite zu erreichen. Andererseits sind nicht alle Einga­ be/Ausgabevorrichtungen, die mit einem speziellen Bus gekop­ pelt sind, in der Lage, mit der maximalen spezifizierten Bustaktfrequenz zu arbeiten. Folglich sind einige Busarchi­ tekturen entwickelt worden, um sich auf Eingabe/Ausgabevor­ richtungen, die eine Vielzahl von maximalen Datenübertra­ gungsgeschwindigkeiten aufweisen, einzustellen. Zwei dieser Busarchitekturen sind in dem US-Patent Nr. 5,491,814 mit dem Titel "Apparatus Using a State Machine for Generating Selectable Clock Frequencies and a Fixed Frequency for Ope­ rating a Computer Bus" offenbart, das an Yee u. a. erteilt und der Intel Corporation übertragen ist (und im folgenden als "Yee'814" bezeichnet wird). Die zwei Busarchitekturen, die bei Yee'814 offenbart sind, werden im folgenden hierin bezugnehmend auf Fig. 1 und 2 dargestellt.

Im folgenden wird auf Fig. 1 Bezug genommen. Yee'814 offen­ bart die Verwendung von zwei getrennten Bussen 109 und 111 für langsame bzw. schnelle Peripheriegeräte. Langsame Peri­ pheriegeräte sind lediglich mit dem Bus 109 gekoppelt, wäh­ rend schnelle Peripheriegeräte lediglich mit dem Bus 111 ge­ koppelt sind. Jeder der zwei Busse 109, 111 besitzt seine eigene Bussteuerungseinrichtung 105, 107, wobei jede Bus­ steuerungseinrichtung 105, 107 ihren eigenen Bussteuerungs­ takt 106, 108 aufweist. Ein Bussteuerungstakt ist schnell (108), wobei der andere Bussteuerungstakt langsam ist (106). Beide Bussteuerungseinrichtungen 105, 107 sind mit dem Pro­ zessor oder einer DMA-Steuerungseinrichtung 100 (DMA = dir­ ect memory access = direkter Speicherzugriff) gekoppelt. Das System von Fig. 1 würde derart konfiguriert sein, daß jede der zwei Bussteuerungseinrichtungen für einen unterschiedli­ chen Bereich von Adressen eine Decodierung durchführt.

Im folgenden wird nun auf Fig. 2 Bezug genommen. Yee'814 lehrt ferner die Verwendung eines einzigen Busses 203 an­ stelle der zwei Busse 109, 110, die in Fig. 1 gezeigt sind. Bei dem System von Fig. 2 ist lediglich eine Bussteuerungs­ einrichtung 200 mit dem einzelnen Bus 203 gekoppelt, wobei jedoch die einzelne Bussteuerungseinrichtung 200 in der Lage ist, bei zwei unterschiedlichen Bustaktfrequenzen zu arbei­ ten. Die zwei unterschiedlichen Bustaktfrequenzen werden von einem dynamischen Bustaktgenerator 201 erzeugt, der auf das Ausgangssignal eines Decodierblocks 202 anspricht. Sowohl die Bussteuerungseinrichtung 200 als auch der Decodierblock 202 sind mit einem Prozessor oder einer DMA-Steuerungsein­ richtung 100 gekoppelt. Schnelle und langsame Peripheriege­ räte sind unterschiedlichen Adressenbereichen zugeordnet, wobei der Decodierblock 202 die Zieladressen für alle Bus­ zyklen überwacht, die von dem Prozessor oder der DMA-Steue­ rungseinrichtung 100 erzeugt werden. Der Decodierblock 202 sendet seinerseits ein Decodierausgangssignal zu dem Bus­ taktgenerator 201. Das Ergebnis besteht darin, daß der Bus­ taktgenerator 201 abhängig davon, ob die Zieladresse für den Buszyklus einem schnellen oder langsamen Peripheriegerät entspricht, die Bussteuerungseinrichtung 200 entweder schnell oder langsam taktet. Yee'814 lehrt ferner die Ver­ wendung einer Signalabschirmungslogik 240, um bestimmte der Signalleitungen, die den Einzelbus 203 bilden, entweder in einen Tristate-Zustand zu bringen oder dieselben in einen hohen oder niedrigen Zustand zu zwingen, wenn der Bus bei der höheren der zwei Bustaktfrequenzen arbeitet.

Die in den Fig. 1 und 2 gezeigten Busarchitekturen sind da­ hingehend nützlich, da es dieselben ermöglichen, daß Peri­ pheriegeräte mit unterschiedlichen maximalen Geschwindigkei­ ten wirksamer als in der Vergangenheit gemeinsam in einem Computersystem verwendet werden können. Es bleiben jedoch einige Probleme, denen die Architekturen von Fig. 1 und 2 nicht begegnen bzw. die nicht von den Architekturen in Fig. 1 und 2 gelöst werden:
Erstens wurde beobachtet, daß nicht mehr als zwei oder drei Bussteckplätze mit Peripheriegeräten belegt sein dürfen, wenn Datenübertragungen bei schnellen Bustaktfrequenzen, wie z. B. 66 MHz oder höher, auftreten. Dies tritt aufgrund des kumulativen Belastungseffekts auf, der durch parallel ver­ bundene Peripheriegeräte hervorgerufen wird.

Zweitens weist die Architektur von Fig. 2 für Mehrgeschwin­ digkeitsbusse eine begrenzte Verwendbarkeit auf, da die Bus­ taktfrequenz durch die Zieladresse jedes Buszyklus fest­ gelegt ist. Dieses Schema funktioniert nur, wenn der Prozes­ sor oder die DMA-Steuerungseinrichtung 100 alle Buszyklen erzeugt. (Der Decodierblock 202 ist lediglich in der Lage, Signale zu decodieren, die von dem Prozessor oder der DMA-Steue­ rungseinrichtung 100 erzeugt werden.) Bei modernen Sy­ stemen würde jedoch der Prozessor oder die DMA-Steuerungs­ einrichtung 100 nicht das einzige Teilsystem sein, das Bus­ zyklen initiiert. Vielmehr ist es momentan im allgemeinen der Fall, daß jedes der Peripheriegeräte, die die Bussteck­ plätze belegen, von Zeit zu Zeit Buszyklen initiieren kann. Selbst wenn die Architektur von Fig. 2 modifiziert werden würde, so daß der Decodierblock 202 Adressen sehen könnte, die von anderen Systemen als dem Prozessor oder der DMA-Steue­ rungseinrichtung 100 erzeugt werden, würde das Schema zum Einstellen der Busgeschwindigkeit lediglich basierend auf der Zieladresse des Buszyklus ungeeignet sein, um den Anforderungen eines solchen modernen Systems zu genügen. Falls beispielsweise ein langsames Peripheriegerät einen Buszyklus initiiert hat, um Daten aus einem schnelleren Teilsystem auszulesen, muß die Datenübertragung bei der langsamen Geschwindigkeit dieses langsamen Peripheriegeräts stattfinden. Eine Architektur, die auf der Lehre von Yee'814 basiert, würde jedoch die Busgeschwindigkeit basierend auf der Zieladresse einstellen und folglich versuchen, den Bus­ zyklus mit der Geschwindigkeit des schnelleren Teilsystems auszuführen. Das Ergebnis würde eine Bustaktgeschwindigkeit sein, die mit den Eigenschaften des langsameren Peripherie­ geräts, das den Buszyklus initiiert nicht kompatibel ist.

Ein drittes Problem betrifft die Lehre von Yee'814 bezüglich der Verwendung einer Signalabschirmungslogik 240 während schneller Buszyklen. Dieser Mechanismus würde bei modernen Systemen aus mehreren Gründen versagen. Erstens müssen alle Steuerungssignale verfügbar bleiben, welches Peripheriegerät auch immer von einer Bustransaktion betroffen ist. Dies kann nicht erreicht werden, wenn ein Steuersignal auf einem Ein­ zelbus 203 einfach in einen Tristate-Zustand gebracht oder in einen hohen oder niedrigen Zustand gezwungen wird. Zwei­ tens kann es bei modernen Systemen, bei denen schnelle Peri­ pheriegeräte Bussteuersignale mit der doppelten Rate der langsamen Peripheriegeräte abtasten, während langsamer Zy­ klen vorkommen, daß die schnellen Peripheriegeräte ein Steu­ ersignal abtasten können, wenn das Signal unbestimmt ist. Folglich ist es erwünscht, schnelle Peripheriegeräte während langsamer Zyklen vollständig von dem Steuerbus zu trennen, jedoch die Kopplung mit den langsamen Peripheriegeräten während dieser Zyklen mit dem Steuerbus beizubehalten. Es ist unmöglich, dieses Ergebnis mit der Signalabschirmungs­ logik 240 und dem Einzelbus 203, die von Yee'814 gelehrt werden, zu erreichen. Außerdem lehrt Yee'814 die Verwendung der Signalabschirmungslogik 240 lediglich während schneller Zyklen und nicht während langsamer Zyklen.

Die Aufgabe der vorliegenden Erfindung besteht darin, einen Computerbus und ein Verfahren zum Steuern eines Computerbus­ ses zu schaffen, wodurch eine verbesserter und störungsfrei­ er Betrieb eines einzelnen Computerbusses mit unterschied­ lich schnellen Peripheriegeräten bei unterschiedlichen Bus­ taktfrequenzen ermöglicht wird.

Die Aufgabe der vorliegenden Erfindung wird durch einen auf­ teilbaren Computerbus gemäß Anspruch 1 und durch ein Verfah­ ren zum Steuern eines Computerbusses gemäß Anspruch 5 ge­ löst.

Bei einem Ausführungsbeispiel umfaßt die Erfindung einen aufteilbaren Computerbus. Der aufteilbare Computerbus umfaßt eine Bussteuerungseinrichtung, einen Satz von Busauftei­ lungsschaltern und einen ersten und einen zweiten Bussteck­ platz. Ein erster Busabschnitt koppelt die Bussteuerungsein­ richtung mit dem ersten Bussteckplatz und mit linksseitigen Anschlüssen des Satzes von Busaufteilungsschaltern. Ein zweiter Busabschnitt koppelt rechtsseitige Anschlüsse des Satzes von Busaufteilungsschaltern mit dem zweiten Bussteck­ platz. Der aufteilbare Computerbus ist bei einer niedrigeren und einer schnelleren Datenübertragungsrate betreibbar. Eine Schaltungsanordnung zum Erzeugen eines Öffnen/Schließen-Si­ gnals ist betreibbar, um den Satz von Busaufteilungsschal­ tern zu öffnen, wenn der Computerbus bei der schnelleren Da­ tenübertragungsrate arbeitet, und um den Satz von Busauftei­ lungsschaltern zu schließen, wenn der Computerbus bei der niedrigeren Datenübertragungsrate arbeitet. Die Schaltungs­ anordnung zum Erzeugen des Öffnen/Schließen-Signals kann auf Buszuteilungssignale ansprechen, wobei die Busaufteilungs­ schalter unter Verwendung eines Satzes von Feldeffekttransi­ storen gebildet sein können, deren Gate-Anschlüsse jeweils mit dem Öffnen/Schließen-Signal gekoppelt sind.

Bei einem weiteren Ausführungsbeispiel kann ein aufteilbarer Computerbus gemäß der Erfindung folgende Merkmale aufweisen: eine Bussteuerungseinrichtung mit Adressen/Datensignalknoten und Steuersignalknoten; einen ersten und einen zweiten Bus­ steckplatz, die jeweils Adressen/Datensignalknoten und Steu­ ersignalknoten aufweisen; einen Satz von Adressen/Datensi­ gnalaufteilungsschaltern; und einen ersten und zweiten Satz von Steuersignalaufteilungsschaltern. Die Sätze der Auftei­ lungsschalter weisen jeweils einen Aufteilungseingang zum öffnen und Schließen der Schalter auf. Die Adressen/Datensi­ gnalknoten der Bussteuerungseinheit sind mit den Adressen- /Datensignalknoten des ersten Bussteckplatzes und mit den linksseitigen Anschlüssen des Satzes von Adressen/Datensi­ gnalaufteilungsschaltern gekoppelt. Die rechtsseitigen An­ schlüsse des Satzes von Adressen/Datensignalaufteilungs­ schaltern sind mit den Adressen/Datensignalknoten des zwei­ ten Bussteckplatzes gekoppelt. Die Steuersignalknoten der Bussteuerungseinrichtung sind mit den linksseitigen An­ schlüssen sowohl des ersten als auch zweiten Satzes von Steuersignalaufteilungsschaltern gekoppelt. Die rechtsseiti­ gen Anschlüsse des ersten Satzes von Steuersignalauftei­ lungsschaltern sind mit den Steuersignalknoten des ersten Bussteckplatzes gekoppelt. Die rechtsseitigen Anschlüsse des zweiten Satzes von Steuersignalaufteilungsschaltern sind mit den Steuersignalknoten des zweiten Bussteckplatzes gekop­ pelt. Der erste und zweite Bussteckplatz sind betreibbar, um eine Schnittstelle mit einem ersten bzw. einem zweiten Peri­ pheriesystem zu bilden, wobei das erste Peripheriesystem für eine schnellere Datenübertragungsrate als das zweite Peri­ pheriesystem geeignet ist. Eine Schaltungsanordnung ist zum Erzeugen eines Öffnen/Schließen-Signals vorgesehen. Das Öff­ nen/Schließen-Signal ist mit den Aufteilungseingängen der Adressen/Datensignalaufteilungsschalter und mit den Auftei­ lungseingängen des zweiten Satzes von Steuersignalauftei­ lungsschaltern gekoppelt, wobei das inverse Öffnen-/Schlie­ ßen-Signal mit dem Aufteilungseingang des ersten Satzes von Steuersignalaufteilungsschaltern gekoppelt ist. Die Schaltungsanordnung zum Erzeugen eines Öffnen-/Schlie­ ßen-Signals ist betreibbar, um das Öffnen/Schließen-Si­ gnal in einem ersten Zustand zu plazieren, wenn der Bus­ verkehr das erste Peripheriesystem betrifft, und um das Öff­ nen/Schließen-Signal in einem zweiten Zustand zu plazieren, wenn der Busverkehr das zweite Peripheriesystem betrifft. In dem ersten Zustand sind die Schalter in dem Satz von Adres­ sen/Datensignalaufteilungsschaltern und in dem zweiten Satz von Steuersignalaufteilungsschaltern offen, wobei die Schal­ ter in dem ersten Satz von Steuersignalaufteilungsschaltern geschlossen sind. In dem zweiten Zustand sind die Schalter in dem Satz von Adressen/Datensignalaufteilungsschaltern und in dem zweiten Satz von Steuersignalaufteilungsschaltern ge­ schlossen, wobei die Schalter in dem ersten Satz von Steuer­ signalaufteilungsschaltern offen sind. Die Schaltungsanord­ nung zum Erzeugen eines Öffnen/Schließen-Signals kann auf die Buszuteilungssignale ansprechen.

Bei noch einem weiteren Ausführungsbeispiel umfaßt die Er­ findung ein Verfahren zum Steuern eines Computerbusses mit einem ersten und einem zweiten Bussteckplatz und ist mit ei­ ner Bussteuerungseinrichtung bei einer ersten und zweiten Datenübertragungsrate betreibbar. Das Verfahren umfaßt fol­ gende Schritte: Wenn der Computerbus bei der ersten Daten­ übertragungsrate arbeitet, Aufteilen des Computerbusses, so daß die Adressen/Datenanschlußstifte der Bussteuerungsein­ richtung mit den Adressen/Datenanschlußstiften sowohl des ersten als auch des zweiten Bussteckplatzes gekoppelt sind, so daß jedoch die Steueranschlußstifte der Bussteuerungsein­ richtung lediglich mit den steueranschlußstiften des zweiten Bussteckplatzes gekoppelt sind. Wenn der Computerbus bei der zweiten Datenübertragungsrate arbeitet, Aufteilen des Compu­ terbusses, so daß die Adressen/Datenanschlußstifte der Bus­ steuerungseinrichtung lediglich mit den Adressen/Datenan­ schlußstiften des ersten Bussteckplatzes gekoppelt sind, und so daß die Steueranschlußstifte der Bussteuerungseinrichtung lediglich mit den steueranschlußstiften des ersten Bussteck­ platzes gekoppelt sind. Die zweite Datenübertragungsrate kann schneller als die erste Datenübertragungsrate sein. Die Schritte können durch Öffnen und Schließen von FET-Schaltern ausgeführt werden, die in den Busleitungen an spezifizierten Positionen zwischengeschaltet sind. Das Verfahren kann fer­ ner den Schritt des Bestimmens umfassen, ob der nächste Bus­ zyklus bei einer ersten oder einer zweiten Datenübertra­ gungsrate durchgeführt wird. Dieser Schritt kann wiederum als Antwort auf die Buszuteilungssignale durchgeführt wer­ den.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm, das eine erste bekannte Compu­ terbusarchitektur darstellt,

Fig. 2 ein Blockdiagramm, das eine zweite bekannte Compu­ terbusarchitektur darstellt,

Fig. 3 ein Blockdiagramm, das eine Computerbusarchitektur gemäß einem bevorzugten Ausführungsbeispiel der Er­ findung darstellt,

Fig. 4 ein schematisches Diagramm, das einen repräsentati­ ven Satz der Busaufteilungsschalter, die in Fig. 3 gezeigt sind, darstellt,

Fig. 5 ein Flußdiagramm, das ein Verfahren zum Steuern ei­ nes Computerbusses gemäß einem bevorzugten Ausfüh­ rungsbeispiel der Erfindung darstellt,

Fig. 6 ein Flußdiagramm, das einen Teil des Flußdiagramms von Fig. 5 detaillierter darstellt.

Fig. 3 ist ein Blockdiagramm, das eine aufteilbare Busarchi­ tektur 300 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung darstellt. Vier Bussteckplätze A, B, C und D sind in der Zeichnung dargestellt. Jeder Bussteckplatz ist im Grunde eine Gruppe von Knoten, die mit einem Bussockel zum Ineingriffnehmen eines Peripheriegeräts, wie z. B. eines Mo­ dems oder eines anderen Geräts, elektrisch verbunden sein kann. Jeder Steckplatz umfaßt Adressen/Datensignalknoten und Steuersignalknoten, wie es durch den Busstandard, z. B. den weit verbreiteten PCI-Standard (PCI = Peripheral Component Interconnect), vorgegeben ist, der für die Implementierung gewählt ist. Obwohl lediglich vier Bussteckplätze in der Zeichnung dargestellt sind, können Implementierungen mehr oder weniger als vier Steckplätze enthalten.

Die Busarchitektur von Fig. 3 umfaßt ferner einen Satz von Adressen/Datensignalaufteilungsschaltern 302 und zwei Sätze von Steuersignalaufteilungsschaltern 304 und 306. Es kann eine beliebige Einrichtung verwendet werden, um diese Si­ gnalaufteilungsschalter zu implementieren, wobei diese Ein­ richtung jedoch in der Lage sein sollte, als Antwort auf ein Öffnen/Schließen-Signal Verbindungen zwischen linksseitigen und rechtsseitigen Anschlüssen herzustellen und zu unterbre­ chen. Fig. 4 stellt einen bevorzugten Satz von Signalauftei­ lungsschaltern 400 dar. Wie es in der Zeichnung dargestellt ist, können die Signalaufteilungsschalter 400 aus einer Gruppe von Feldeffekttransistoren (FETs) hergestellt sein, deren Gate-Anschlüsse jeweils mit einem gemeinsamen Signal­ aufteilungseingang 402 gekoppelt sind. Die Drain- und Sour­ ce-Anschlüsse der FETs sind mit einem Satz von linksseitigen Anschlüssen 404 und einem Satz von rechtsseitigen Anschlüs­ sen 406 gekoppelt. Bei der dargestellten Konfiguration sind die FETs betreibbar, um als Antwort auf ein Öffnen-/Schlie­ ßen-Signal, das an dem gemeinsamen Signalaufteilungs­ eingang 402 anliegt, Verbindungen zwischen den linksseitigen und rechtsseitigen Anschlüssen 404, 406 herzustellen und zu unterbrechen.

Adressen/Datenleitungen 308 sind zwischen die Adressen/Da­ tenanschlußstifte einer Bussteuerungseinrichtung 309 und die Adressen/Datenknoten des Bussteckplatzes A geschaltet. Adressen/Datenleitungen 310 sind zwischen die Adressen/Da­ tenknoten der Bussteckplätze A und B geschaltet. Adressen-/Da­ tenleitungen 312 sind zwischen die Adressen/Datenknoten des Bussteckplatzes B und die linksseitigen Anschlüsse der Adressen/Datensignalaufteilungsschalter 302 geschaltet. Adressen/Datenleitungen 314 sind zwischen die rechtsseitigen Anschlüsse der Adressen/Datensignalaufteilungsschalter 302 und die Adressen/Datenknoten des Bussteckplatzes C geschal­ tet. Adressen/Datenleitungen 316 sind zwischen die Adressen-/Da­ tenknoten der Bussteckplätze C und D geschaltet. Die Adressen/Datenleitungen 308, 310 und 312 bilden einen Busab­ schnitt, wodurch die Adressen/Datenanschlußstifte der Bus­ steuerungseinrichtung 309 mit den Adressen/Datenknoten bei­ der Bussteckplätze A und B und mit den linksseitigen An­ schlüssen der Adressen/Datensignalaufteilungsschalter 302 elektrisch gekoppelt sind. Die Adressen/Datenleitungen 314 und 316 bilden einen dazu unterschiedlichen Busabschnitt, wodurch die rechtsseitigen Anschlüsse der Adressen/Datensi­ gnalaufteilungsschalter 302 mit den Adressen/Datenknoten so­ wohl des Bussteckplatzes C als auch D gekoppelt sind.

Die Steuersignalleitungen 318 und 320 bilden entsprechend einen Busabschnitt, der die Steuersignalanschlußstifte der Bussteuerungseinrichtung 309 mit den linksseitigen Anschlüs­ sen der Steuersignalaufteilungsschalter 304 und 306 koppelt. Steuersignalleitungen 322 und 324 bilden einen dazu unter­ schiedlichen Busabschnitt, wodurch die rechtsseitigen An­ schlüsse der Steuersignalaufteilungsschalter 304 mit den Steuerknoten beider Bussteckplätze A und B gekoppelt sind. Steuersignalleitungen 326 und 328 bilden einen weiteren Bus­ abschnitt, wodurch die rechtsseitigen Anschlüsse der Steuer­ signalaufteilungsschalter 306 mit den Steuerknoten beider Bussteckplätze C und D gekoppelt sind. Auf den Steuerleitun­ gen 322, 324 und auf den Steuerleitungen 326, 328 sollten vorzugsweise Bushalterwiderstände (Pull-Up- oder Pull-Down-Wi­ derstände) plaziert sein. Dadurch soll sichergestellt werden, daß diejenigen Abschnitte des Steuerbusses, die von der Bussteuerungseinrichtung 309 abgetrennt sind, nicht in einem unbestimmten oder ungeeigneten Zustand bleiben, wenn die zugeordneten Steuersignalaufteilungsschalter offen sind.

Die Öffnen/Schließen-Signalerzeugungsschaltungsanordnung 330 erzeugt ein Öffnen/Schließen-Signal, das direkt mit den Signalaufteilungseingängen der Adressen/Datensignalauftei­ lungsschalter 302 und der Steuersignalaufteilungsschalter 306 gekoppelt ist. Das Öffnen/Schließen-Signal ist über ei­ nen Invertierer 332 mit dem Signalaufteilungseingang der Steuersignalaufteilungsschalter 304 gekoppelt. Die Öffnen-/Schlie­ ßen-Signalerzeugungsschaltungseinrichtung 330 kann entweder getrennt oder in derselben integrierten Schaltungs­ anordnung wie die Bussteuerungseinrichtung 309 gebildet sein. Zusätzlich wird in Betracht gezogen, daß entweder die Öffnen/Schließen-Signalerzeugungsschaltungseinrichtung 330 oder die Bussteuerungseinrichtung 309 oder beide in dersel­ ben integrierten Schaltungsanordnung wie andere Komponenten, wie z. B. ein Mikroprozessor, eine DMA-Steuerungseinrichtung oder ein peripheres Teilsystem, gebildet sein können. Die Funktionsweise der Öffnen/Schließen-Signalerzeugungsschal­ tungsanordnung 330 wird im folgenden bezüglich der Fig. 5 und 6 detaillierter beschrieben. Die Bussteuerungseinrich­ tung 309 kann eine beliebige Bussteuerungseinrichtung sein, die in der Lage ist, mit zwei unterschiedlichen Bustaktfre­ quenzen zu arbeiten.

Vorzugsweise sollten schnelle Peripheriegeräte (wie z. B. diejenigen, die Datenübertragungen bei 66 MHz durchführen können) die Bussteckplätze A und B belegen, während langsame Peripheriegeräte (wie z. B. diejenigen, die Datenübertragun­ gen bei 33 MHz durchführen können) die Bussteckplätze C und D belegen sollten. Bei einer solchen Implementierung würde die Taktquelle A/B ein festes 66-MHz-Taktsignal liefern, während eine Taktquelle C/D ein festes 33-MHz-Taktsignal liefern würde. Diese Taktsignale können aus einem Haupttakt­ signal (nicht gezeigt) hergeleitet werden, das verwendet wird, um die Bussteuerungseinrichtung 309 zu takten. Unge­ achtet, ob die Taktsignale A/B und C/D aus demselben Haupt­ taktsignal hergeleitet werden oder nicht, sollten dieselben mit dem Taktsignal synchronisiert sein, das verwendet wird, um die Bussteuerungseinrichtung 309 zu takten, um eine Stör­ impulserzeugung (glitching) zu verhindern. Wie es in der Zeichnung dargestellt ist, ist die Taktquelle A/B dement­ sprechend, welcher Busstandard gewählt ist, mit geeigneten Knoten der Bussteckplätze A und B gekoppelt. Entsprechend ist die Taktquelle C/D mit geeigneten Knoten der Bussteck­ plätze C und D gekoppelt.

Bei einem bevorzugten Ausführungsbeispiel und abhängig von dem gewählten Busstandard wird jeder der Bussteckplätze ein Paar von Buszuteilungssignalen aufweisen, die in den Zeich­ nungen als "B/R" (B/R = bus request = Busanforderung) und "B/G" (B/G = bus grant = Buszuteilung) bezeichnet sind. Die­ se Signale sind mit der Bussteuerungseinrichtung 309 gekop­ pelt und werden durch die Bussteuerungseinrichtung 309 auf eine herkömmliche Art und Weise verwendet, um die Buszugrif­ fe zuzuteilen, die durch die Peripherievorrichtungen, die die Bussteckplätze belegen, angefordert werden.

Bezugnehmend auf die Fig. 5 und 6 wird nun die Funktionswei­ se der Busarchitektur von Fig. 3 erörtert. In Schritt 500 wird jedesmal, wenn ein Buszyklus angefordert wird, eine Be­ stimmung durchgeführt, ob der Zyklus bei einer schnellen Bustaktfrequenz (beispielsweise 66 MHz) oder bei einer lang­ samen Bustaktfrequenz (beispielsweise 33 MHz) ausgeführt werden soll. Fig. 6 gibt detaillierter an, wie dieser Schritt vorzugsweise ausgeführt wird. In Schritt 600 wird jedes Peripheriegerät, das einen Bussteckplatz belegt, einer Adresse oder einem Bereich von Adressen zugeordnet. Schnelle Peripheriegeräte, die die Steckplätze A oder B belegen, wür­ den einem Satz von Adressen zugeordnet werden, während lang­ same Peripheriegeräte, die die Steckplätze C und D belegen, einem dazu unterschiedlichen Satz von Adressen zugeordnet werden würden. Daraufhin wird in Schritt 602 jeder Satz von Buszuteilungsleitungen (ein Satz für jeden Bussteckplatz) entsprechend dem Peripheriegerät, das den Steckplatz belegt, einer Geschwindigkeit zugeordnet. Vorzugsweise werden die Steckplätze A und B einer schnellen Geschwindigkeit zugeord­ net, während die Bussteckplätze C und D einer langsamen Ge­ schwindigkeit zugeordnet werden. In Schritt 604 wird jedes­ mal, wenn ein Buszyklus angefordert wird, bestimmt, ob der Buszyklus durch den Prozessor oder die DMA-Steuerungsein­ richtung oder durch eines der Peripheriegeräte, das einen der Bussteckplätze belegt, angefordert wurde. Falls der Pro­ zessor oder die DMA-Steuerungseinrichtung den Buszyklus an­ gefordert hat, wird in Schritt 606 basierend auf der Ziel­ adresse des Buszyklus die Geschwindigkeit, die für den Zyklus verwendet werden soll, bestimmt. Falls der Buszyklus durch eines der Peripheriegeräte, die einen Bussteckplatz belegen, angefordert wurde, wird daraufhin andererseits in Schritt 608 basierend auf der Identität der Buszuteilungssi­ gnale, die dem Buszyklus zugeordnet wurden, die Geschwindig­ keit bestimmt, die für den Zyklus verwendet werden soll. Es wird beispielsweise angenommen, daß das Peripheriegerät in dem Steckplatz A die Leitung B/R A aktiviert hat, wodurch ein Buszyklus angefordert wird. Falls die Bussteuerungsein­ richtung 309 die Leitung B/G A aktiviert, wodurch der Bus zu dem Peripheriegerät in dem Steckplatz A freigegeben wird, kann ferner dieselbe Aktivierung der Leitung B/G A verwendet werden, um anzuzeigen, daß der angeforderte Buszyklus bei der schnelleren der zwei Bustaktfrequenzen auftreten sollte, da die Leitungen B/R A und B/G A im vorhergehenden in Schritt 602 der schnellen Frequenz zugeordnet wurden.

Im folgenden wird nochmals auf Fig. 5 Bezug genommen. Sobald die Bestimmung durchgeführt worden ist, ob der nächste Bus­ zyklus bei der schnellen oder langsamen Taktfrequenz auftre­ ten wird, wird eine Ausführung entlang eines der zwei Wege fortgesetzt werden. Falls der Zyklus ein schneller Zyklus sein soll, wird in Schritt 502 der Steuerbus aufgeteilt, so daß die Steuersignalanschlußstifte der Bussteuerungseinrich­ tung 309 lediglich mit den schnellen Steckplätzen A und B gekoppelt sind. In Schritt 504 wird der Adressen/Datenbus aufgeteilt, so daß die Adressen/Datensignalanschlußstifte der Bussteuerungseinrichtung 309 lediglich mit den schnellen Steckplätzen A und B gekoppelt sind. Diese Aufteilung wird durch eine Aktivierung des Öffnen/Schließen-Signals durch die Öffnen/Schließen-Signalerzeugungsschaltungseinrichtung 330 erreicht, wodurch ein Schließen der Aufteilungsschalter 304 bewirkt und ein Öffnen der Aufteilungsschalter 302 und 306 hervorgerufen wird. Daraufhin wird in Schritt 506 der Buszyklus mit der schnellen Frequenz abgeschlossen, wobei die Ausführung bei Schritt 500 fortgesetzt wird.

Falls in Schritt 500 bestimmt wurde, daß der nächste Buszyk­ lus ein langsamer Zyklus sein soll, wird in Schritt 508 der Steuerbus aufgeteilt, so daß die Steuersignalanschlußstifte der Bussteuerungseinrichtung 309 lediglich mit den langsamen Steckplätzen C und D gekoppelt sind. In Schritt 510 wird der Adressen/Datenbus aufgeteilt, so daß die Adressen/Datensi­ gnalanschlußstifte der Bussteuerungseinrichtung 309 mit al­ len Steckplätzen A, B, C und D gekoppelt sind. Diese Auftei­ lung wird durch eine Deaktivierung des Öffnen/Schließen-Si­ gnals durch die Öffnen/Schließen-Signalerzeugungsschaltungs­ anordnung 330 erreicht, wodurch ein Öffnen der Aufteilungs­ schalter 304 und ein Schließen der Aufteilungsschalter 302 und 306 bewirkt wird. Daraufhin wird in Schritt 506 der Bus­ zyklus bei der niedrigen Frequenz abgeschlossen, wobei die Ausführung in Schritt 500 fortgesetzt wird. Es wird davon ausgegangen, daß mit dieser Verfahrensbeschreibung die Im­ plementierung der Öffnen/Schließen-Signalerzeugungsschal­ tungsanordnung 330 unter Verwendung herkömmlicher Digital­ entwurfstechniken erreicht werden kann.

Die Erfindung liefert zahlreiche Vorzüge und Vorteile. Bei­ spielsweise erleichtert die Fähigkeit, den Bus während des Betriebs aufzuteilen, den kumulativen Belastungseffekt, wenn zahlreiche Peripheriegeräte, die die Bussteckplätze belegen, vorhanden sind. (Wenn der Bus bei der schnelleren Frequenz arbeitet, belastet lediglich ein Teilsatz der Peripheriege­ räte den Bus, da die langsamen Peripheriegeräte von dem Bus abgetrennt sind.). Die Fähigkeit, den Bus auf diese Art und Weise aufzuteilen, ermöglicht ferner, daß die physikalische Länge des Busses für schnelle Buszyklen viel kürzer als für langsame Buszyklen vorgesehen werden kann, wodurch der Bus­ betrieb bei schnellen Frequenzen durch Verringern der Si­ gnalausbreitungszeitdauern weiter verbessert wird. Zusätz­ lich liefert die Fähigkeit, die Busgeschwindigkeit und folg­ lich die aktiven Aufteilungen basierend auf Buszuteilungs­ signalen (anstatt lediglich basierend auf der Zieladresse für einen Buszyklus) auswählen zu können, die Fähigkeit, den Mehrgeschwindigkeitsbus der Erfindung in modernen Systemen zu verwenden, bei denen Buszyklen durch ein beliebiges der Peripheriegeräte, die die Bussteckplätze belegen, initiiert werden können. Außerdem beseitigt die Fähigkeit, schnelle Peripheriegeräte während langsamer Taktzyklen vollständig von dem Steuerbus abzutrennen, während langsame Peripherie­ geräte mit dem Steuerbus gekoppelt bleiben, die Möglichkeit, daß schnelle Peripheriegeräte fehlerhafte Steuerinformatio­ nen erfassen, wobei es jedoch ermöglicht wird, daß langsame Peripheriegeräte die Steuerleitungen verwenden. Fachleuten auf diesem Gebiet werden weitere Vorzüge und Vorteile offen­ sichtlich werden.

Claims (10)

1. Aufteilbarer Computerbus (300) mit:
einer Bussteuerungseinrichtung (309);
einem Satz von Busaufteilungsschaltern (302), von denen jeder betreibbar ist, um als Antwort auf ein Öffnen-/Schlie­ ßen-Signal Verbindungen zwischen linksseitigen und rechtsseitigen Anschlüssen herzustellen oder zu un­ terbrechen;
einer Schaltungsanordnung (330) zum Erzeugen des Öff­ nen/Schließen-Signals;
einem ersten und zweiten Bussteckplatz (A, C);
einem ersten Busabschnitt (308, 310, 312), der die Bus­ steuerungseinrichtung (309) mit dem ersten Bussteckplatz (A) und mit den linksseitigen Anschlüssen des Satzes von Busaufteilungsschaltern (302) koppelt; und
einem zweiten Busabschnitt (314), der die rechtsseiti­ gen Anschlüsse des Satzes von Busaufteilungsschaltern (302) mit dem zweiten Bussteckplatz (C) koppelt.

2. Aufteilbarer Computerbus gemäß Anspruch 1, wobei der Computerbus (300) bei einer ersten und einer zweiten Datenübertragungsrate betreibbar ist, wobei die erste Datenübertragungsrate schneller als die zweite Daten­ übertragungsrate ist; und
wobei die Schaltungsanordnung (330) zum Erzeugen des Öffnen/Schließen-Signals betreibbar ist, um den Satz von Busaufteilungsschaltern (302) zu öffnen, wenn der Computerbus bei der ersten Datenübertragungsrate arbei­ tet, und um den Satz von Busaufteilungsschaltern (302) zu schließen, wenn der Computerbus bei der zweiten Da­ tenübertragungsrate arbeitet.

3. Aufteilbarer Computerbus gemäß Anspruch 1, bei dem die Schaltungsanordnung (330) zum Erzeugen des Öffnen-/Schlie­ ßen-Signals betreibbar ist, um den Satz von Bus­ aufteilungsschaltern (302) als Antwort auf die Buszu­ teilungssignale (B/R, B/G) zu öffnen und zu schließen.

4. Aufteilbarer Computerbus gemäß Anspruch 3, bei dem die Schaltungsanordnung (330) zum Erzeugen des Öffnen-/Schlie­ ßen-Signals betreibbar ist, um den Satz von Bus­ aufteilungsschaltern (302) als Antwort auf die Buszu­ teilungssignale (B/G), die von der Bussteuerungsein­ richtung (309) erzeugt werden, zu öffnen und zu schließen, wobei die Buszuteilungssignale (B/G) für ei­ ne Kommunikation mit Systemen vorgesehen sind, die den ersten und zweiten Bussteckplatz (A, C) belegen.

5. Verfahren zum Steuern eines Computerbusses (300), der einen ersten und zweiten Bussteckplatz (A, C) aufweist und mit einer Bussteuerungseinrichtung (309) bei einer ersten und zweiten Datenübertragungsrate betreibbar ist, wobei das Verfahren folgende Schritte aufweist:

• a) wenn der Computerbus bei der ersten Datenübertra­ gungsrate arbeitet, Aufteilen des Computerbusses (300), so daß die Adressen/Datenanschlußstifte (308) der Bussteuerungseinrichtung (309) mit den Adressen/Datenanschlußstiften sowohl des ersten als auch zweiten Bussteckplatzes (A, C) gekoppelt sind, so daß jedoch die Steueranschlußstifte (318) der Bussteuerungseinrichtung (309) lediglich mit den Steueranschlußstiften des zweiten Bussteckplatzes (C) gekoppelt sind; und
• b) wenn der Computerbus (300) bei der zweiten Daten-Über­ tragungsrate arbeitet, Aufteilen des Computer­ busses (300), so daß die Adressen/Datenanschluß­ stifte (308) der Bussteuerungseinrichtung (309) le­ diglich mit den Adressen/Datenanschlußstiften des ersten Bussteckplatzes (A) gekoppelt sind, und so daß die Steueranschlußstifte (318) der Bussteue­ rungseinrichtung (309) lediglich mit den Steueran­ schlußstiften des ersten Bussteckplatzes (A) gekop­ pelt sind.

6. Verfahren gemäß Anspruch 5, bei dem die zweite Daten­ übertragungsrate schneller als die erste Datenübertra­ gungsrate ist.

7. Verfahren gemäß Anspruch 5, bei dem der Schritt a) fol­ gende Schritte aufweist:

• a1) Schließen eines ersten Satzes von FET-Schaltern (302), die in Adressen/Datenleitungen zwischenge­ schaltet sind, die sich zwischen dem ersten und dem zweiten Bussteckplatz (A, C) erstrecken;
• a2) Schließen eines zweiten Satzes von FET-Schaltern (306), die in Steuerleitungen zwischengeschaltet sind, die sich zwischen der Bussteuerungseinrich­ tung (309) und dem zweiten Bussteckplatz (C) er­ strecken; und
• a3) Öffnen eines dritten Satzes von FET-Schaltern (304), die in Steuerleitungen zwischengeschaltet sind, die sich zwischen der Bussteuerungseinrich­ tung (309) und dem ersten Bussteckplatz (A) er­ strecken.

8. Verfahren gemäß Anspruch 5, bei dem der Schritt b) fol­ gende Schritte aufweist:

• b1) Öffnen eines ersten Satzes von FET-Schaltern (302), die in Adressen/Datenleitungen zwischenge­ schaltet sind, die sich zwischen dem ersten und dem zweiten Bussteckplatz (A, C) erstrecken;
• b2) Öffnen eines zweiten Satzes von FET-Schaltern (306), die in Steuerleitungen zwischengeschaltet sind, die sich zwischen der Bussteuerungseinrich­ tung (309) und dem zweiten Bussteckplatz (C) er­ strecken; und
• b3) Schließen eines dritten Satzes von FET-Schaltern (304), die in Steuerleitungen zwischengeschaltet sind, die sich zwischen der Bussteuerungseinrich­ tung (309) und dem ersten Bussteckplatz (A) er­ strecken.

9. Verfahren gemäß Anspruch 5, das ferner den Schritt des Bestimmens aufweist, ob der nächste Buszyklus bei der ersten oder der zweiten Datenübertragungsrate durchge­ führt wird, wobei der Schritt des Bestimmens als Ant­ wort auf Buszuteilungssignale (B/R, B/G) durchgeführt wird.

10. Verfahren gemäß Anspruch 5, das ferner den Schritt des Bestimmens aufweist, ob der nächste Buszyklus bei der ersten oder der zweiten Datenübertragungsrate durchge­ führt wird, wobei der Schritt des Bestimmens als Ant­ wort auf Buszuteilungssignale (B/G), die durch die Bus­ steuerungseinrichtung (309) erzeugt werden, durchge­ führt wird.