DE2921419A1

DE2921419A1 - Schaltungsanordnung und verfahren zur uebertragung digitaler information zwischen wenigstens einer ersten und einer zweiten sammelleitung

Info

Publication number: DE2921419A1
Application number: DE19792921419
Authority: DE
Inventors: Richard W Boberg; D Craig Kinnie
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1978-05-30
Filing date: 1979-05-26
Publication date: 1979-12-13
Also published as: GB2021823A; DE2921419C2; FR2427648A1; HK14285A; JPS54157048A; FR2427648B1; JPS6335152U; SG61084G; GB2021823B; CA1129110A

Description

PATENTANWÄLTE ZENZ & HELBER · D 43OO ESSEN 1 · AM RUHRSTEIN 1 · TEL.: (02 01) 4126 Seite U

TNTEL CORPORATION 3065 Bowers Avenue, Santa Clara, Kalifornien 95051, V.St.A.

Schaltungsanordnung und Verfahren zur Übertragung digitaler Information zwischen wenigstens einer ersten und einer zweiten Sammelleitung

Die Erfindung bezieht sich auf eine Schaltungsanordnung und ein Verfahren zur Übertragung digitaler Information zwischen wenigstens einer ersten und einer zweiten Sammelleitung, ins— besondere zwischen einer örtlichen Sammelleitung und *Lner Systemsammelleitung. Die Erfindung ist vor allem dann von Bedeutung, wenn an diese Sammelleitungen angeschlossene Benutzer- und Peripheriegeräte durch unterschiedliche Längen der verarbeiteten Digitalinformationseinheiten gekennzeichnet sind. Insbesondere bezieht sich die Erfindung auf eine Schaltungsanordnung und ein Verfahren, welche die Verwendung sowohl von 8- als auch von 16—Bit-Maschinen in demselben System ermöglichen.

Halbleiter-Mikroprozessoren sind überwiegend so ausgebildet, daß sie Daten oder digitale Information innerhalb eines Mikroprozessor-Computersystems, beispielsweise zwischen einem Prozessor (Zentraleinheit) und einem Speicher übertragen, wobei die Information aus 8—Bit—Bytes besteht. Daher werden

-y-s

viele Peripheriegeräte in Byte-Einheiten organisiert und zugegriffen.

Die Entwicklung, Leistung und Kompliziertheit von Halbleiter-Mikroprozessoren nehmen jedoch fortgesetzt zu, wobei viele Mikroprozessor-Computersysteme inzwischen auf der Verarbeitung von Größen beruhen, die eine Wort- oder 16—Bit—Länge haben. Daher können viele herkömmliche 8—Bit—Speicher nicht mehr von Zentraleinheiten zugegriffen werden, welche voraussetzen, daß jeder Speicherplatz ein 16-Bit-Wort enthält. Aus diesem Grund wurde eine große Anzahl herkömmlicher Mikroprozessor-Computersysteme, einschließlich Peripheriegeräten, mit neueren 16-Bit-Hikroprozessorsystemen inkompatibel.

Der Erfindung liegt daher die Aufgabe zugrunde, die Mittel dafür zur Verfügung zu stellen, daß ein Computersystetn so organisiert werden kann, daß es zu Benutzern und Peripheriegeräten kompatibel ist, welche sowohl auf Byte- als auch auf Wortlängeneinheiten beruhen.

Zu diesem Zweck wird erfindungsgeraäß eine Schaltungsanordnung zur Übertragung digitaler Information zwischen wenigstens einer ersten und einer zweiten Sammelleitung bzw. einer örtlichen und einer Systemsamraelleitung vorgeschlagen, die eine erste Schaltung zum selectiven Übertragen eines ersten oder unteren Teils der digitalen Information zwischen einem ersten oder unteren Teil der ersten und zweiten Sammelleitungen, eine zweite Schaltung zum selectiven Übertragen eines zweiten oder oberen Teils der digitalen Information zwischen einem zweiten oder oberen Teil der ersten und zweiten Sammelleitungen und eine Justauschschaltung zum selectiven Übertragen des zweiten Teils der digitalen Information zwischen dem zweiten Teil der ersten Sammelleitung und dem ersten Teil der zweiten Sammelleitung aufweist. Mit Hilfe dieser Schaltungsanordnung können Bytes und Wörter von digitaler Information übertragen werden, um eine Computerorganisation verfügbar zu

292H19

machen, die mit der gleichzeitigen Verarbeitung sowohl von Byte- als auch von Wortlängen-Digitalinformation kompatibel ist.

Insbesondere stellt die Erfindung eine Schaltung zum selectiven übertragen von Bytes und Wörtern digitaler Information zwischen der örtlichen und Systemsammelleitung zur Verfügung, wobei sowohl die örtliche Sammelleitung als auch die System— Sammelleitung jeweils über einen unteren und einen oberen Teil verfügen. Die Schaltungsanordnung weist eine untere Sende—Empfangsschaltung oder einen Puffer zum Übertragen der digitalen Information zwischen den unteren Teilen der örtlichen und System-Sammelleitungen auf. Eine obere Sende-Empfangsschaltung oder ein Puffer dient zum Übertragen der digitalen Information zwischen den oberen Teilen der örtlichen und System—Sammelleitungen. Eine Austausch-Byte-Sende-Empfangsschaltung oder ein Puffer ist zum Übertragen der digitalen Information zwischen dem unteren Teil einer System-Sammelleitung und dem oberen Teil einer örtlichen Sammelleitung vorgesehen. Bei einem Ausführungsbeispiel der Erfindung ist die Austausch-Byte-Sende-Empfangsschaltung direkt zwischen dem oberen Teil der örtlichen Sammelleitung und dem unteren Teil der System—Sammelleitung eingeschaltet. Bei einem anderen Ausführungsbeispiel ist diese Aus tausch—Byte—Sende— Empfangsschaltung zwischen den oberen und unteren Teilen einer örtlichen Sammelleitung eingeschaltet, wobei sie mit dem unteren Teil der System-Sammelleitung über die untere Sende-Empfangsschaltung oder den entsprechenden Puffer in Verbindung steht.

Erfindungsgemäß wird außerdem ein Verfahren zum übertragen von Information zwischen einer örtlichen Sammelleitung und einer System-Sammelleitung vorgeschlagen, wobei sowohl die örtliche Sammelleitung als auch die System-Sammelleitung jeweils einen unteren und einen oberen Teil aufweist. Dieses Verfahren umfaßt eine Decodierung eines bestimmten Befehls-

909850/0674

292H19

signals und -eines am-niedrigsten bewerteten Adressenbits zur selectiven Erzeugung einer Vielzahl von Chip-Auswahlsignalen. Wenigstens eines der Chip-Auswahlsignale feezeichnet eine Informationsübertragung zwischen dem unteren Teil der System—Sammelleitung und dem oberen Teil einer örtlichen Sammelleitung· Danach werden mehrere Sende-Empfangsschaltungen selectiv bereitgestellt, um die Information zwischen den oberen und unteren Teilen der örtlichen Sammelleitung und der System-Sammelleitung selectiv zu übertragen. Wenigstens eine der Sende—Empfangsschaltungen wird selectiv freigegeben, um die Information zwischen dem unteren Teil der System-Sammelleitung und dem oberen Teil der örtlichen Sammelleitung zu übertragen.

Im folgenden wird die Erfindung anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. In der Zeichnung zeigen:

Figuren la - Id schematische Darstellungen der Betriebsweise der erfindungsgemäßen Scheitungsanordnung bei deren Verwendung zum Lesen aus einem Speicher ;

Figuren 2a — 2d schematische Darstellungen der erfindungsgemäßen Schaltungsanordnung beim Schreiben in einen Speicher; und

Figur 3 in vereinfachter Form eine Schaltungsanordnung zur Lieferung der codierten Chip-Auswahlsignale.

Die beschriebene Schaltungsanordnung ist so organisiert, daß eine Digitalschaltung, ein Prozessor, ein Speicher oder eine ähnliche Anordnung eine System-Sammelleitung zugreifen kann, um entweder Byte- oder Wort-Längen-Einheiten digitaler Information zu und von einer System—Sammelleitung zu übertragen· Die 16-Bit—Systemsammelleitung ist in zwei Hälften unterteilt, von denen jede aus β—Bit—Bytes besteht«. Datensende—

SollSO/0 81 %

292U19

-S-

Empfangsschaltungen sind sowohl für die oberen als auch für die unteren Hälften der System-Sammelleitung vorgesehen. Line austausch-Byte-Sende-Empfangsschaltung ist in ähnlicher Weise vorgesehen, um den oberen Teil der örtlichen Sammelleitung mit dem unteren Teil der System-Sammelleitung zu koppeln. Sowohl die oberen und unteren Sende-Empfangsschaltungen als auch die /mstausch-Byte-Sende-Erapfangsschaltungen werden selectiv in Abhängigkeit von zwei verschlüsselten Signalen freigegeben, nämlich einem Byte-Oben-Freigabesignal BHEN, das ein bestimmtes Prozessor-Befehlssignal ist, und einem Signal mit der Bezeichnung ADRO, das generell als das am niedrigsten bewertete Bit der System-Samraelleitungsadresse betrachtet werden kann. Durch geeignete Freigabe der Sende-Empfangsschaltungen kann ein volles 16-Bit-Wort oder .ein einzelnes 8-Bit-Wort auf entweder der oberen oder der unteren Hälfte der System-Saramelleitung sur oberen ader unteren Hälfte der örtlichen Sammelleitung übertragen oder zwischen der oberen Hälfte der Örtlichen Sammelleitung und der unteren Hälfte der System-Sammelleitung umgeschaltet werden.

Das beschriebene Ausführungsbeispiel ist eine Speicherkarte mit einer Speicheranordnung, die in untere oder gerade Adressenbytes und obere oder ungerade Adressenbytes unterteilt ist. Unter dem Begriff "örtliche Sammelleitung" soll diejenige Datensammelleitung bzw. derjenige Datenkanal verstanden werden, die bzw. der in die Speicherkarte einbezogen ist und auf der bzw. dem digitale Information zwischen dem Speicher und den Speicherkarten-Sende-Empfangsschaltungen übertragen wird. In ähnlicher Weise bedeutet der Ausdruck "System-Sammelleitung bzw. System-Kanal" die Objektsararael— leitung, zu der oder von der die Sende—Empflagsschaltungen digitale Information übertragen oder empfangen. Der als "System-Sammelleitung" bezeichnete Kanal braucht dabei nicht mit einer Mehrzahl von Peripheriegeräten oder Benutzern verbunden zu sein, sondern kann stattdessen einen einzigen Pro-

109810/06¹U

292U19

zessor haben, der über erfindungsgemäß organisierte Sende— Enpfangsschaltungen zu einer einzigen Speicheranordnung augreif t. Andererseits braucht der hier als "örtliche Sammelleitung¹' bezeichnete Kanal nicht mit einer Speicheranordnung gekoppelt sein, sondern kann mit einem Prozessor beliebiger bekannter Art, z. B. einer Zentraleinheit, einem zugehörigen Prozessor, einem Eingangs/Ausgangs—Prozessor und einer Subprozessorschaltung, z. B. einer Steuereinheit für den direkten Speicherzugriff, in Verbindung stehen. Daher können die Daten-Sende-Empfangsschaltungen nach der Erfindung einem Prozessor die Möglichkeit geben, mit einer Echtsystein—Sammelleitung in Verbindung zu stehen, wobei die örtliche Sammelleitung ein örtlicher Prozessorkanal ist.

Die Schaltungsanordnung und das Verfahren nach der vorliegenden Erfindung können besser unter Bezugnahme auf die Figuren 1 a bis Id verständlich gemacht werden, welche schematisch eine Speicher-Leseoperation veranschaulichen. In Figur la besteht eine Speicheranordnung 20 aus einer niedrigen oder geraden Einheit 20a für die Speicherung von Bytes mit einer geraden Adresse und einer hohen oder ungeraden Einheit 20b für die Speicherung von Bytes mit einer ungeraden Adresse. Eine 8-Bit—Datenleitung 22a bildet eine Zweirichtungssammelleitung für die Speichereinheit 20a. Eine 8-Bit-Zweirichtungs-Datensammelleitung 22b erfüllt die gleiche Funktion für die Speichereinheit 20b. Wenn auch bei dem beschriebenen Ausfüh— rungsbeispiel eine örtliche Sammelleitung als Datensammelleitung gezeigt ist, ist erneut darauf hinzuweisen, daß im Rahmen des Erfindungsgedankens auch andere Digitalinformation über die Sammelleitung übertragen werden kann.

Die Datensammelleitung 22a ist mit einem Sender-Empfänger oder Puffer 24a gekoppelt. In ähnlicher Weise ist die Sammelleitung 22b :nit einem Sender-Empfänger oder Puffer 24b gekoppelt. Der Sender-Empfänger 24a ist außerdem mit dem ersten

909860/0674

oder niedrigeren Teil DAT0-DAT7 einer System-Sammelleitung 26a gekoppelt. In ähnlicher Weise ist der Sender—Empfänger 24b mit dem oberen oder zweiten Teil DAT8-DATF der System-Sammelleitung 26b verbunden. Die Figuren la bis Id und 2a bis 2d stellen jeweils zwei mögliche Ausführungsbeispiele der Erfindung dar. Nach einem Ausführungsbeispiel ist ein Byte-Austausch-Sender-Empfänger 28 direkt zwischen den Sammelleitungen 22a und 22b eingeschaltet. Bei diesem Ausführungsbei— spiel werden Bytes zwischen Speichereinheit 20b und der System-Sammelleitung 26a über den Sender-Empfänger 28 und den Sender-Empfänger 24a übertragen. Bei einem anderen Ausführungsbeispiel ist ein Sender—Empfänger 30 direkt zwischen die Sammelleitung 22b und die Sammelleitung 26a eingeschaltet, wodurch eine direkte Verbindung zwischen den hohen Speicherbytes und dem unteren Teil der System—Sammelleitung hergestellt wird. Jede der Figuren Ib bis Id und 2a bis 2d hat die gleiche Anordnung und ist in gleicherweise bezeichnet.

Bei einem 8-Bit-Systern werden nur die unteren acht Leitungen 26a der System-Sammelleitung zur Übertragung digitaler Information verwendet. Daher werden sowohl gerade als auch ungerade Bytes über den unteren Teil 26a der System-Sammelleitung zugegriffen. Wenn gerade Bytes zugegriffen werden, sind verschlüsselte Signale BHEN und ADRO wahr, der Sender-Empfänger 24a wird durch die weiter unten beschriebenen Mittel freigegeben und Information wird von der Sammelleitung 22a zur Sammelleitung 26a übertragen· In dem Fall, daß eine ungerade Adresse zugegriffen wird, ist das verschlüsselte Signal BHEN wahr und ADRO unwahr (Fig. Ib)· Bei einem Ausführungsbeispiel ist der Sender-Empfänger 30 freigegeben, wodurch die ungerade Byte-Information von der Sammelleitung 22b direkt zur Sammelleitung 26a übertragen werden kann. Bei einem anderen Ausführungsbeispiel sind beide Sender-Empfänger 28 und 24a freigegeben und übertragen die ungerade Byte-Information von der Sammelleitung 22b zur Sammelleitung 22a und von dort zur Sam—

— 8 —

me1leitung 26a.

Bei einem 16-Bit-System kann ein 16-Bit-Wort gleichzeitig aus den geraden und ungeraden Adressen dadurch zugegriffen werden, daß die verschlüsselten Signale BHEN unwahr und ADRO wahr zur Freigabe beider Sender-Empfänger 24a und 24b zugeführt werden, Das gerade Adressenbyte wird auf der Sammelleitung 22a nach 26a und das ungerade Adressenbyte auf der Sammelleitung 22b nach 26b entsprechend Fig. Ic übertragen.

Es ist außerdem möglich, in einem 16-Bit-System 16-Bit-Wörter, die an ungeraden Adressen beginnen, durch Verwendung von zwei Übertragungszyklen zu adressieren. Das ungerade Adressenbyte wird entsprechend der Darstellung in Fig. Ib dadurch zugegriffen, daß die verschlüsselten Signale BHEN und ADRO beide unwahr sind, wodurch die Information auf den Sammelleitungen 22b und 26b übertragen wird· Das gerade Adressenbyte kann danach dadurch zugegriffen- werden, daß verschlüsselte Signale erzeugt werden, welche den Sender-Empfänger 24a entsprechend Fig. la freigeben.

Eine Speicher-Schreiboperation läuft in identischer Weise bei gleicher Kodierung ab, wie aus den Figuren 2a bis 2d erkennbar ist. Die Übertragung digitaler Information zwischen den oberen und unteren Hälften der örtlichen und System-Sammelleitungen ist bei den Schreib- und Leseoperationen identisch» mit der Ausnahme, daß die Richtung des Datenflusses umgekehrt ist. Die Umkehr wird dadurch erreicht, daß ein geeignetes Daten-Sender- oder Empfangssignal DT/R" an jeden der Sende -Empfänger im Sinne der Nachfolgenden Erläuterung angelegt wird· Die Speicher-Schreiboperationen unterscheiden sich dadurch von den Speicher—Leseoperationen, daß ein herkömmliches Speicher-Lese- oder Speicher-Schreib-Befehlssignal vom Prozessor oder einer anderen Steuerschaltung selektiv erzeugt wird.

909850/0874

292U19

Eine Schaltung,mit deren Hilfe die erfindungsgemäß verwendeten Sender-EmpfHnger selektiv freigegeben werden können, ist in Fig. 3 genauer dargestellt· Die Systemsignale, Byte-Oben-Freigabe BHEN und das am niedrigsten bewertete Bit' der Adressensaramelleitung ADRO werden über einen herkömmlichen invertierenden Puffer 32 gepuffert, der die Systemsignale von der internen Schaltung der Speicherkarte trennt und puffert. Das Ausgangssignal BHEN des herkömmlichen Puffers 32 wird danach vom Inverter 34 invertiert, dessen Ausgangssignal an einen Eingang eines UND-Gatters 36 angelegt ist. Das andere Ausgangssignal ADRO des Puffers 32 wird direkt an den anderen Eingang des negierenden UND-Gatters 36 (im folgenden NAND-Gatter genannt) angelegt. Das Ausgangssignal des NAND-Gatters 36 ist das Signal SWAP BYTE. Wie durch einen Vergleich mit den Figuren Ib und 2b bestätigt wird, ist SWAP BYTE aktiv niedrig, wenn ADRO unwahr und BHEN wahr ist. SWAP BYTE wird danach von einem Inverter 38 invertiert und an einen Eingang eines NAND-Gatters 40 angelegt. Der andere Eingang des NAND-Catters 40 ist mit dem örtlichen Steuersigna1-BUS DISABLE beat-fschlagt. BUS DISABLE ist ein internes Signal, das von der Speicherkarte in einer herkömmlichen Schaltung erzeugt wird, um die Sender—Empfänger 24s, 24b und 28 oder 30 entsprechend der für die Speicheranordnung 20 maßgeblichen Zeitgabe und Steuerung freizugeben und zu entaktivieren. BUS DISABLE und SWAP BYTE werden jeweils an die Eingänge eines NAND-Gatters 42 angelegt· Das Ausgangssignal des NAND-Gatters 42 wird an den Chip—Auswahleingang *CS der Sender-Empfänger 24a und 24b angelegt· Das Ausgangssignal des NAND-Gatters 40 ist das Signal SWAP EN, das an den CS~-Eingang des Sender-Empfängers angelegt wird.

Figur 3 ist speziell auf das in den Figuren la bis Id und 2a bis 2d veranschaulichte Ausführungsbeispiel gerichtet, wobei der Sender-Empfänger direkt zwischen die Sammelleitung en 22b und 26a eingeschaltet ist. Die Wahrheitstabeile für beide

- 10 -

909860/0874

292U19

Ausführungsbeispiele ist als Tabelle 1 im folgenden angegeben.

TABELLE

Sammell.-Steue Leitungen	ADRO	r Sender-Empfänger Steuerung	SWAP EN ENSB	ob. X¹TR ENABLE ENUB	Speicherblock Chip-Auswan1	ob. CSUB 1
BHEN	1	unt. X»TR ENABLE ENLB	0	X	unt. CSLB	0 I
1	0	1	1	0	1	1 I
1	1	KO)*	1 ! 0	1	0	1
O	0	X j Ο"	1	1	1
O	0

X = Gleichgültig ENLB = 1 oder (ENLB = ENSB)* ENSB = BHEN . ADRO ENUB = ENSB oder BHEN CSLB = ADRO CSUB = BHEN + ADRO

♦ Abwechselnde SWAP (Austausch)-Sender—Empfänger 30 Konfiguration.

Eine geeignete Logikschaltung zur Realisierung dieses Ausführungsbeispiels unter Verwendung des Sender—Empfängers 28 kann nach der Lehre der vorliegenden Erfindung leicht konzipiert werden.

Die interne Schaltung des Sender-Empfängers 24a ist in vereinfachter Form schematisch in Fig. 3 dargestellt. Jede der zwei

90986Ό/067*

- /ty.

Richtungsleitungen der Sammelleitung ist mit einem Paar von herkömmlichen 2-Richtungs-Invertern 44 und 46 gekoppelt. Es sei beispielsweise die Leitung DATO betrachtet. Die am Anschluß 48 verfügbare Information wird zum 3—Zustands— Inverter (TS-Inverter) 44 gekoppelt, invertiert und zum Anschluß 50 übertragen. In ähnlicher Weise wird in die Speicherkarte übertragene Information vom Anschluß 50, der jetzt als Eingang dient, über den TS-Inverter 46 zu dem als Ausgang dienenden Anschluß 48 übertragen. Der Ausgangsinverter 44 wird durch das UND-Gatter 52 zu einem 3—Zustands-(TS-) Inverter gemacht, während der Eingangsinverter 46 durch das UND-Gatter 54 zu einem TS-Inverter gemacht wird. Das örtliche Sammelleitungssteuersignal DT/R" wird an die Sendeoder T-Eingänge jedes der Sender-Empfänger 24a, 24b, 28 oder 30 angelegt. Wenn TÜS aktiv niedrig ist, so werden daher die Ausgangsinverter freigegeben, wenn der T-Eingang niedrig ist, und die Elngangsinverter werden freigegeben, wenn der T-Eingang hoch ist. Andererseits wird jede der zur Sammelleitung gehörigen Einzelleitungen im unteren Teil 26a "tristated" oder in einen hohen Impedanzzustand gesetzt·

Jeder der Sender-Empfänger 24a, 24b, 28 oder 30 hat identische Ausbildung. Daher erlauben die Gleichgültig—Zustände, die oben in Tabelle 1 angegeben sind, daß die Sender-Empfänger 24a und 24b bei dem einen Sender-Empfänger 30 entsprechend Fig. 3 verwendenden Ausführungsbeispiel in identischer Weise aktiviert bzw. freigegeben und entaktiviert werden. Das Ausgangssignal SWAP EN des NAND-Gatters 40 geht nur dann unter Freigabe des Sender-Empfängers 30 in den aktiven niedrigen Zustand, wenn gemäß Angabe in Tabelle 1 BHEN whhr und ADRO unwahr ist. In ähnlicher Weise können durch herkömmliche Dekodierung BHEN und ADRO zu Chip-Auswahlsignalen für die unteren bzw. oberen Hälften 20a bzw. 20b des Speichers 20 in der ebenfalls in Tabelle 1 angegebenen Weise gemacht werden.

- 12 -

909850/0674

Durch Kopplung einer Speicheranordnung 20 mit einer Syste Sammelleitung, die über untere und obere Teile 26a bzw. 26b entsprechend Fig. 3 verfügt, kann der Speicher entweder als 8—Bit— oder als 16—Bit—Speicher entsprechend den beiden verschlüsselten Signalen derart zugegriffen werden, daß der Speicher in einem Computersystem mit sowohl 8- als auch 16— Bit—Prozessoren oder Peripheriegeräten vollständig kompatibel wird. Ourch Verwendung des am niedrigsten bewerteten Bit der Adressensamtnelleitung zur Freigabe des unteren Byte und durch Entwicklung eines getrennten Freigabesignals für das obere Byte kann das Verschlüsselungssystem der vorliegenden Erfindung auch gemäß vorstehender Beschreibung mit dem herkömmlichen 8-Bit-System kompatibel gemacht werden, wobei AORO in typischer Ausführung als Freigabe— bzw. Aktivierungssignal verwendet wird.

Obwohl die Erfindung vorstehend anhand einer 8— und 16—Bit-Dualität beschrieben worden ist, kann die Erfindung in der gleichen einfachen Weise bei Systemen mit anderen .Dualitäten, z.B. bei 16—Bit- und 32-Bit—System Verwendung finden. Obwohl die Erfindung vorstehend in Verbindung mit der Übertragung digitaler ~ Information zwischen einem Speicher oder Peripheriegerät und einem Prozessor beschrieben worden ist, kann das gleiche Verfahren und die gleiche Schaltungsanordnung mit grundsätzlich denselben Vorteilen stets dann angewandt werden, wenn digitale Information zwischen zwei oder mehr Sammelleitungen bzw. Kanälen mit unterscheidbaren Teilen übertragen werden soll.

909860/087*

Claims

PATENTANWÄLTE ZENZ & HELBER ■ D 4300 ESSEN 1 · AM RUHRSTEIN 1 ■ TEL.: (O2O1) 412687 Seite I 186 INTEL CORPORATION Pa tentansprüche

1. Schaltungsanordnung zur Übertragung digitaler Information zwischen wenigstens einer ersten und einer zweiten Sammelleitung, dadurch gekennzeichnet , daß eine erste Einrichtung (24a) sum selektiven Übertragen eines ersten Teils (20ä) der digitalen Information zwischen ersten Teilen (22a, 26a) der ersten und zweiten Sammelleitungen, eine zweite Einrichtung (24b) zum selektiven Übertragen eines zweiten Teils (20b) der digitalen Information zwischen zweiten Teilen (22bj, 26b) der ersten und zweiten Sammelleitungen und eine Austauscheinrichtung (28_S 24a₉ 30) zum selektiven Übertragen des zweiten Teils (20b) der digitalen Information zwischen dem aweiten Teil (22b) der ersten Sammelleitung und dem ersten Teil (26a) der zweiten Sammelleitung vorgesehen sind,, wobei digitale Information in Byte— und Wartlängen— einheiten selektiv übertragbar und eine Computerorganisation geschaffen ist, die mit der gleichzeitigen Verarbeitung sowohl von Byte— als auch von Wortlängeninformation,kompatibel ist»

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Teile (20a, 20b) der digitalen Information jeweils >acht Bits enthalten.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Einrichtung (24a), die zweite Einrichtung (24b) und die Austauscheinrichtung (28, 24a, 30) in Abhängigkeit von einem Freigabesignal (BHEN) und einem

Z/ko.

909B50/OR74

292U19

von der zweiten Sammelleitung ausgewählten Signal (ADRO) selektiv aktivierbar sind.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß das von der zweiten Sammelleitung gewählte Signal das am niedrigsten bewertete Bit (ADRO) auf einer Adressensammelleitung ist.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Austauscheinrichtung (28) zwischen die ersten und zweiten Teile (22a, 22b) der ersten Sammelleitung eingeschaltet und mit der ersten Einrichtung (24a) zur Übertragung des zweiten Teils (20b) der digitalen Information zwischen dem zweiten Teil (22b) der ersten Sammellef.t'ing und dem ersten Teil (26a) der zweiten S -mmelleitung verbunden ist.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Austauscheinrichtung (30) direkt zwischen dem zweien Teil (22b) der ersten Sammelleitung und dem ersten Teil (26a) der zweiten Sammelleitung liegt.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die erste Sammelleitung eine örtliche Sammelleitung und die zweite Sammelleitung eine System-Sammelleitung sind, die jeweils untere und obere Teile (22a, 26a und 22b, 26b) haben und daß die ersten und zweiten Einrichtungen (24a, 24b) und die Austauscheinrichtung (28, 30) jeweils als Sender-Empfänger und Puffer ausgebildet sind.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Sender-Empfänger und Puffer (24a, 24b, 28, 30) in Abhängigkeit von einem bestimmten Befehlssignal

909860/0674

(BHEN) und von dem am niedrigsten bewerteten Bit (ADRO) auf einer Adressensammelleitung selektiv aktivierbar sind.

9. Verfahren zum übertragen digitaler Information zwischen einer örtlichen Sammelleitung und einer System-Sammelleitung, wobei sowohl die örtliche Sammelleitung als auch die System-Sammelleitung jeweils einen unteren und einen oberen Abschnitt haben, dadurch gekennzeich net, daß ein bestimmtes Befehlssignal (BHEN) und ein am niedrigsten bewertetes Adressenbit (ADRO) zum selektiven Erzeugen einer Vielzahl von Chip-Auswahlsignalen entschlüsselt werden, wobei wenigstens eines der Chip-Auswahl— signale für eine übertragung 3er Information zwischen dea unteren Teil der System-Sammelleitung und dem oberen Teil der örtlichen Sammelleitung kennzeichnend ist, und daß mehrere Send^-Empfangsschaltungen zum selektiven Übertragen der Information zwischen den oberen und unteren Teilen der örtlichen-und System-Sammelleitungen selektiv freigegeben bzw· aktiviert werden, wobei wenigstens eine der Sende-Empfängerschaltungen zum Übertragen der Information zwischen dem unteren Teil der System-Sammelleitung und dem oberen Teil der örtlichen Sammelleitung selektiv aktiviert wird, so daß die System-Sammelleitung zur Übertragung sowohl von Byte- als auch WortlMngeneinheiten kompatibel gemacht wird«

Θ09860/0&74