DE2921419C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruchs 1.

In Mikroprozessorsystemen werden digitale Daten zwischen zwei Systemkomponenten, so zwischen einem Prozessor und einem Speicher in beiden Richtungen übertragen, wobei der Informationsaustausch jeweils zumindest in 8-Bit-Bytes stattfindet.

Mit der Weiterentwicklung von Mikroprozessor-Computersystemen und der Zunahme der Leistungsfähigkeit änderte sich auch die Bitlängenorganisation der einzelnen Systemkomponenten. Es gibt zunehmend Zentraleinheiten (CPU's), die bei einer 16-Bit-Länge wortorganisiert sind. Viele herkömmliche 8-Bit-Speicher (byte- organisiert) können nicht mehr von Zentraleinheiten zugegriffen werden, die aufgrund ihrer Organisation voraussetzen, daß jeder Speicherplatz ein 16-Bit-Wort enthält. Aus diesem Grunde sind zahlreiche herkömmliche Mikroprozessor-Systeme, einschließlich Peripheriegeräte, mit neueren 16-Bit-Mikroprozessorsystemen inkompatibel und können nicht in einem Verbund betrieben werden.

Aus der DE-OS 27 49 884 ist eine Schaltungsanordnung der eingangs genannten Art bekannt, bei der eine bidirektionale Datenübertragung zwischen den ersten und zweiten Sammelleitungen auch bei voneinander abweichenden Formaten vorgesehen ist. Hat die Speicher-Sammelleitung ein kleineres Format, so werden die höherbewerteten Bits als Steuerinformation benutzt.

Aus der US-Firmenschrift: Microcomputer Handbook, Digital Equipment Corp., 1976, Seite 3-13 ist ferner eine Austausch- Byte-Anweisung an einen Prozessor bekannt, welche bewirkt, daß der Prozessor die höher- und niedriger bewerteten Bytes innerhalb eines einzigen 2-Byte-Wortes austauscht.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der gattungsgemäßen Art zu schaffen, die mit einfachen Mitteln eine problemlose Informationsübertragung sowohl zwischen Systemen der gleichen Bitzahl als auch solchen mit im Verhältnis 1 : 2 zueinander stehenden Bitzahlen ermöglicht.

Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst.

Im Gegensatz zu der softwaremäßigen Austauschbyteanweisung sieht die Erfindung eine Unterteilung jeder der beiden miteinander zu verknüpfenden Sammelleiteungen vor, so daß sich auch die digitale Information bei Bedarf unterteilen läßt und eine universelle Datenübertragung sowohl zwischen in gleicher Weise organisierten Sammelleitungen als auch zwischen im Verhältnis 1 : 2 relativ zueinander organisierten Sammelleitungen vornehmen läßt. Zu diesem Zweck sind die Austauschmittel in besonderer Weise an die durch Unterteilung entstehenden Sammelleitungsteile angebunden. Dadurch ermöglicht die Erfindung die Verwendung von beispielsweise 8- und 16-Bit-Maschinen in demselben System und eine problemlose Systemaktualisierung durch Austausch oder Zuschaltung neuer und ggf. leistungsstärkerer Systemkomponenten. Es können beispielsweise 8-Bit (Byte) zusammen mit 16-Bit (Wort)-organisierten Sammelleitungen betrieben und entsprechende Informationen gleichzeitig verarbeitet werden.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Im folgenden wird die Erfindung anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. In der Zeichnung zeigen:

Fig. 1a-1d schematische Darstellungen der Betriebsweise der Schaltungsanordnung bei deren Verwendung zum Lesen aus einem Speicher;

Fig. 2a-2d schematische Darstellungen der Schaltungsanordnung beim Schreiben in einen Speicher; und

Fig. 3 in vereinfachter Form eine Schaltungsanordnung zur Lieferung der codierten Chip-Auswahlsignale.

Die beschriebene Schaltungsanordnung ist so organisiert, daß eine Digitalschaltung, ein Prozessor, ein Speicher oder eine ähnliche Anordnung auf eine System-Sammelleitung zugreifen kann, um entweder Byte- oder Wort-Längen-Einheiten (8 oder 16 Bit) digitaler Information zu und von einer System-Sammelleitung zu übertragen. Die 16-Bit-Systemsammelleitung ist in zwei Teile unterteilt, von denen jeder aus 8-Bit-Bytes besteht. Datensendeempfänger sind sowohl für erste als auch für zweite Teile der System-Sammelleitung vorgesehen. Ein Austauschbyte-Sendeempfänger ist in ähnlicher Weise vorgesehen, um den zweiten Teil der örtlichen Sammelleitung mit dem ersten Teil der System-Sammelleitung zu koppeln. Sowohl die ersten und zweiten Sende-Empfangsschaltungen als auch die Austauschbyte-Sendeempfänger werden selektiv in Abhängigkeit von zwei verschlüsselten Signalen freigegeben, nämlich einem Hohes Byte-Freigabesignal BHEN, das ein bestimmtes Prozessor-Befehlssignal ist, und einem Signal mit der Bezeichnung ADRO, das generell als das am niedrigsten bewertete Bit der System-Sammelleitungsadresse betrachtet werden kann. Durch geeignete Freigabe der Sende- Empfangsschaltungen kann ein volles 16-Bit-Wort oder ein einzelnes Byte mit 8 Bit auf entweder den ersten oder den zweiten Teil der System-Sammelleitung zum ersten oder zweiten Teil der örtlichen Sammelleitung übertragen oder zwischen den zweiten Teil der örtlichen Sammelleitung und dem ersten Teil der System-Sammelleitung umgeschaltet werden.

Das beschriebene Ausführungsbeispiel ist eine Speicherkarte mit einer Speicheranordnung, die in gerade Adressenbytes und ungerade Adressenbytes unterteilt ist. Unter dem Begriff "örtliche Sammelleitung" soll diejenige Datensammelleitung verstanden werden, die in der Speicherkarte einbezogen ist und auf der digitale Information zwischen dem Speicher und den Speicherkarten-Sendeempfangsschaltungen übertragen wird. In ähnlicher Weise bedeutet der Ausdruck "System-Sammelleitung" die Objektsammelleitung, zu der oder von der die Sende-Empfangsschaltungen digitale Information übertragen oder empfangen. Die als "System-Sammelleitung" bezeichnete Sammelleitung braucht dabei nicht mit einer Mehrzahl von Peripheriegeräten oder Benutzern verbunden zu sein, sondern kann stattdessen einen einzigen Prozessor haben, der über organisierte Sende- Empfangsschaltungen zu einer einzigen Speicheranordnung zugreift. Andererseits braucht der hier als "örtliche Sammelleitung" bezeichnete Kanal nicht mit einer Speicheranordnung gekoppelt zu sein, sondern kann mit einem Prozessor beliebiger bekannter Art, z. B. einer Zentraleinheit, einem zugehörigen Prozessor, einem Eingangs/Ausgangs-Prozessor und einer Subprozessorschaltung, z. B. einer Steuereinheit für den direkten Speicherzugriff, in Verbindung stehen. Daher können die Daten-Sende-Empfangsschaltungen einem Prozessor die Möglichkeit geben, mit einer Echtsystem-Sammelleitung in Verbindung zu stehen, wobei die örtliche Sammelleitung ein örtlicher Prozessorkanal ist.

Ein Ausführungsbeispiel der Schaltungsanordnung nach der vorliegenden Erfindung kann besser unter Bezugnahme auf die Figuren 1a bis 1d verständlich gemacht werden, welche schematisch eine Speicher-Leseoperation veranschaulichen. In Fig. 1a besteht eine Speicheranordnung 20 aus einer ersten Einheit 20a für die Speicherung von Bytes mit einer geraden Adresse und einer zweiten Einheit 20b für die Speicherung von Bytes mit einer ungeraden Adresse. Eine 8-Bit-Datenleitung 22a bildet eine bidirektionale Sammelleitung für die Speichereinheit 20a. Eine bidirektionale Datensammelleitung 22b erfüllt die gleiche Funktion für die Speichereinheit 20b. Die beiden Datensammelleitungen 22a, 22b sind erste und zweite Teile einer ersten Sammelleitung.

Die Datensammelleitung 22a (erster Teil der Sammelleitungen 22a, 22b) ist mit ersten Übertragungsmitteln 24a gekoppelt. In ähnlicher Weise ist die Datensammelleitung 22b mit zweiten Übertragungsmitteln 24b gekoppelt. Die ersten Übertragungsmittel 24a sind außerdem mit einem ersten Teil 26a einer eine zweite Sammelleitung bildenden System-Sammelleitung 26a, 26b gekoppelt. Über die ersten Übertragungsmittel wird ein erster Teil - der digitalen Information übertragen. In ähnlicher Weise wird über die zweiten Übertragungsmittel ein zweiter Teil - der digitalen Information zum zweiten Teil 26b der zweiten Sammelleitung 26a, 26b übertragen. Die Figuren 1a bis 1d und 2a bis 2d stellen jeweils zwei mögliche Ausführungsbeispiel der Erfindung dar. Nach einem Ausführungsbeispiel sind Austauschmittel in Form eines Austauschbyte-Sendeempfängers 28 direkt zwischen den Sammelleitungen 22a und 22b eingeschaltet. Bei diesem Ausführungsbeispiel werden Bytes zwischen Speichereinheit 20b und dem ersten Teil 26a der System- Sammelleitung über den Sendeempfänger 28 und die ersten Übertragungsmittel 24a übertragen. Bei einem anderen Ausführungsbeispiel sind Austauschmittel in Form eines Austauschbyte Sendeempfängers 30 direkt zwischen die Sammelleitung 22b und die Sammelleitung 26a eingeschaltet, wodurch eine direkte Verbindung zwischen den hohen Speicherbytes und dem unteren Teil der System-Sammelleitung hergestellt wird. Jede der Figuren 1b bis 1d und 2a bis 2d hat die gleiche Anordnung und ist in gleicherweise bezeichnet.

Bei einem 8-Bit-(1-Byte-)System werden nur die acht Leitungen des ersten Teils 26a der System-Sammelleitung zur Übertragung digitaler Information verwendet. Daher werden sowohl gerade als auch ungerade Bytes über den ersten Teil 26a der System-Sammelleitung zugegriffen. Wenn gerade Bytes zugegriffen werden, sind verschlüsselte Signale und wahr, die Übertragungsmittel 24a werden durch die weiter unten beschriebenen Mittel freigegeben und Information wird von der Sammelleitung 22a zur Sammelleitung 26a übertragen. In dem Fall, daß eine ungerade Adresse zugegriffen wird, ist das verschlüsselte Signal wahr und unwahr (Fig. 1b). Bei einem Ausführungsbeispiel ist der Sendeempfänger 30 freigegeben, wodurch die ungerade Byte-Information von der Sammelleitung 22b direkt zur Sammelleitung 26a übertragen werden kann. Bei einem anderen Ausführungsbeispiel sind beide Sender-Empfänger 28 und 24a freigegeben und übertragen die ungerade Byte-Information von der Sammelleitung 22b zur Sammelleitung 22a und von dort zur Sammelleitung 26a.

Bei einem 16-Bit-System kann ein 16-Bit-Wort gleichzeitig aus den geraden und ungeraden Adressen dadurch zugegriffen werden, daß die verschlüsselten Signale unwahr und wahr zur Freigabe beider Übertragungsmittel 24a und 24b zugeführt werden. Das gerade Adressenbyte wird von dem Sammelleitungsteil 22a nach 26a und das ungerade Adressenbyte von dem Sammelleitungsteil 22b nach 26b entsprechend Fig. 1c übertragen.

Es ist außerdem möglich, in einem 16-Bit-System 16-Bit-Wörter, die an ungeraden Adressen beginnen, durch Verwendung von zwei Übertragungszyklen zu adressieren. Das ungerade Adressenbyte wird entsprechend der Darstellung in Fig. 1b dadurch zugegriffen, daß die verschlüsselten Signale und beide unwahr sind, wodurch die Information auf den Sammelleitungen 22b und 26b übertragen wird. Das gerade Adressenbyte kann danach dadurch zugegriffen werden, daß verschlüsselte Signale erzeugt werden, welche die Übertragungsmittel 24a entsprechend Fig. 1a freigeben.

Eine Speicher-Schreiboperation läuft in identischer Weise bei gleicher Kodierung ab, wie aus den Figuren 2a bis 2d erkennbar ist. Die Übertragung digitaler Information zwischen den ersten und zweiten Teilen der ersten und zweiten (örtlichen und System-) Sammelleitungen ist bei den Schreib- und Leseoperationen identisch, mit der Ausnahme, daß die Richtung des Datenflusses umgekehrt ist. Die Umkehr wird dadurch erreicht, daß ein geeignetes Daten-Sende- oder Empfangssignal DT/ an jeden der Sendeempfänger im Sinne der nachfolgenden Erläuterung angelegt wird. Die Speicher-Schreiboperationen unterscheiden sich dadurch von den Speicher-Leseoperationen, daß ein herkömmliches Speicher-Lese- oder Speicher-Schreib- Befehlssignal vom Prozessor oder einer anderen Steuerschaltung selektiv erzeugt wird.

Eine Schaltung, mit deren Hilfe die verwendeten Sendeempfänger selektiv freigegeben werden können, ist in Fig. 3 genauer dargestellt. Die Systemsignale, Hohes- Byte-Freigabe und das am niedrigsten bewertete Bit der Adressensammelleitung , werden über einen herkömmlichen invertierenden Puffer 32 gepuffert, der die Systemsignale von der internen Schaltung der Speicherkarte trennt und puffert. Das Ausgangssignal BHEN des herkömmlichen Puffers 32 wird danach vom Inverter 34 invertiert, dessen Ausgangssignal an einen Eingang eines NAND-Gatters 36 angelegt ist. Das andere Ausgangssignal ADRO des Puffers 32 wird direkt an den anderen Eingang des NAND-Gatters angelegt. Das Ausgangssignal des NAND-Gatters 36 ist das Signal . Wie durch einen Vergleich mit den Figuren 1b und 2b bestätigt wird, ist aktiv niedrig, wenn unwahr und wahr ist. wird danach von einem Inverter 38 invertiert und an einen Eingang eines NAND-Gatters 40 angelegt. Der andere Eingang des NAND-Gatters 40 ist mit dem örtlichen Steuersignal beaufschlagt. ist ein internes Signal, das von der Speicherkarte in einer herkömmlichen Schaltung erzeugt wird, um die als Sendeempfänger 24a, 24b und 28 oder 30 ausgebildeten Übertragungs- und Austauschmittel entsprechend der für die Speicheranordnung 20 maßgeblichen Zeitgabe und Steuerung freizugeben und zu entaktivieren. und werden jeweils an die Eingänge eines NAND-GATTERS 42 angelegt. Das Ausgangssignal des NAND- Gatters 42 wird an den Chip-Auswahleingang der Übertragungsmittel 24a und 24b angelegt. Das Ausgangssignal des NAND- Gatters 40 ist das Signal , das an den -Eingang angelegt wird.

Fig. 3 ist speziell auf das in den Figuren 1a bis 1d und 2a bis 2d veranschaulichte Ausführungsbeispiel gerichtet, wobei ein Sendeempfänger direkt zwischen die Sammelleitungen 22b und 26a eingeschaltet ist. Die Wahrheitstabelle für beide Ausführungsbeispiele ist als Tabelle 1 im folgenden angegeben.

Tabelle 1

Eine geeignete Logikschaltung zur Realisierung dieses Ausführungsbeispiels unter Verwendung des Sendeempfängers 28 kann nach den vorstehenden Erläuterungen vom Fachmann konzipiert werden.

Die interne Schaltung der Übertragungsmittel schematisch in Fig. 3 dargestellt. Jede der zwei Richtungsleitungen der Sammelleitungen ist mit einem Paar von herkömmlichen 3-Zustands-Invertern 44 und 46 gekoppelt. Es sei beispielsweise die Leitung betrachtet. Die am Anschluß 48 verfügbare Information wird zum 3-Zustands- Inverter 44 gekoppelt, invertiert und zum Anschluß 50 übertragen. In ähnlicher Weise wird in die Speicherkarte übertragene Information vom Anschluß 50, der jetzt als Eingang dient, über den 3-Zustands-Inverter 46 zu dem als Ausgang dienenden Anschluß 48 übertragen. Der Ausgangsinverter 44 wird durch das UND-Gatter 52 zu einem 3-Zustands- Inverter gemacht, während der Eingangsinverter 46 durch das UND-Gatter 54 zu einem 3-Zustands-Inverter gemacht wird. Das örtliche Sammelleitungssteuersignal DT/ wird an die Sende- oder T-Eingänge jedes der Sendeempfänger 24a, 24b, 28 oder 30 angelegt. Wenn aktiv niedrig ist, so werden daher die Ausgangsinverter freigegeben, wenn der T-Eingang niedrig ist, und die Eingangsinverter werden freigegeben, wenn der T-Eingang hoch ist. Andererseits wird jede der zur Sammelleitung gehörigen Einzelleitungen im Teil 26a der zweiten Sammelleitungen auf einem der drei Zustände oder in einen hohen Impedanzzustand gesetzt.

Jeder der Sendeempfänger 24a, 24b, 28 oder 30 hat identische Ausbildung. Daher erlauben die Gleichgültig-Zustände, die oben in Tabelle 1 angegeben sind, daß die Sendeempfänger 24a und 24b bei dem einen Sendeempfänger 30 entsprechend Fig. 3 verwendeten Ausführungsbeispiel in identischer Weise aktiviert bzw. freigegeben und entaktiviert werden. Das Ausgangssignal des NAND-Gatters 40 geht nur dann unter Freigabe des Sendeempfängers 30 in den aktiven niedrigen Zustand, wenn gemäß Angabe in Tabelle 1 wahr und unwahr ist. In ähnlicher Weise können durch herkömmliche Dekodierung und zu Chip-Auswahlsignalen für die ersten bzw. zweiten Teile 20a bzw. 20b des Speichers 20 in der ebenfalls in Tabelle 1 angegebenen Weise gemacht werden.

Durch Kopplung einer Speicheranordnung 20 mit einer System- Sammelleitung, die über erste und zweite Teile 26a bzw. 26b entsprechend Fig. 3 verfügt, kann der Speicher entweder als 8-Bit- oder als 16-Bit-Speicher entsprechend den beiden verschlüsselten Signalen derart zugegriffen werden, daß der Speicher in einem Computersystem mit sowohl 8- als auch 16- Bit-Prozessoren oder Peripheriegeräten vollständig kompatibel wird. Durch Verwendung des am niedrigsten bewerteten Bit der Adressensammelleitung zur Freigabe des niedriger bewerteten Byte und durch Entwicklung eines getrennten Freigabesignals für das höher bewertete Byte kann das Verschlüsselungssystem gemäß vorstehender Beschreibung mit dem herkömmlichen 8-Bit-System kompatibel gemacht werden, wobei ADRO in typischer Ausführung als Freigabe- bzw. Aktivierungssignal verwendet wird.

Obwohl das Ausführungsbeispiel der Erfindung vorstehend anhand einer 8- und 16-Bit- Dualität beschrieben worden ist, kann in der gleichen einfachen Weise bei Systemen mit anderen im Verhältnis 1 : 2 stehenden Bitlängen, z. B. bei 16-Bit- und 32-Bit-Systemen Verwendung finden. Obwohl das Ausführungsbeispiel in Verbindung mit der Übertragung digitaler Information zwischen einem Speicher oder Peripheriegerät und einem Prozessor beschrieben worden ist, kann die gleiche Schaltungsanordnung mit grundsätzlich denselben Vorteilen stets dann angewandt werden, wenn digitale Information zwischen zwei oder mehr Sammelleitungen bzw. Kanälen mit unterscheidbaren Teilen übertragen werden soll.

Claims (5)

1. Schaltungsanordnung zum bidirektionalen übertragen digitaler Information zwischen wenigstens einer ersten und einer zweiten Sammelleitung, wobei Mittel zur bidirektionalen und selektiven Datenübertragung zwischen den beiden Sammelleitungen vorgesehen sind,
dadurch gekennzeichnet, daß sowohl die erste Sammelleitung (22a, 22b) als auch die zweite Sammelleitung (26a, 26b) in jeweils einen ersten Teil (22a bzw. 26a) und einen zweiten Teil (22b, 26b) unterteilt sind;
daß erste Übertragungsmittel (24a) zum bidirektionalen und selektiven Übertragen eines ersten Teils (DAT0-DAT7) der digitalen Information zwischen den jeweils ersten Teil (22a, 26a) der ersten und zweiten Sammelleitungen eingebunden sind;
daß zweite Übertragungsmittel (24b) zum bidirektionalen und selektiven Übertragen eines zweiten Teils (DAT8-DATF) der digitalen Information zwischen den jeweils zweiten Teilen (22b, 26b) der ersten und zweiten Sammelleitungen eingebunden sind; und
daß Austauschmittel (28, 30) zum bidirektionalen und selektiven Übertragen des zweiten Teils der digitalen Information zwischen dem zweiten Teil (22b) der ersten Sammelleitung und dem ersten Teil (26a) der zweiten Sammelleitung vorgesehen sind und einen Austauschbyte- Sendeempfänger (28) aufweisen, der zwischen den ersten und zweiten Teilen (22a, 22b) der ersten Sammelleitung eingebunden und mit den ersten Übertragungsmitteln (24a) für die Informationsübertragung zwischen dem zweiten Teil (22b) der ersten Sammelleitung und dem ersten Teil (26a) der zweiten Sammelleitung in Reihe geschaltet ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Übertragungsmittel (24a), die zweiten Übertragungsmittel (24b) und die Austauschmittel (28, 30) mittels eines Freigabesignals (BHEN) und eines über die zweite Sammelleitung übertragenen Signals (ADRO) selektiv aktivierbar sind.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das über die zweite Sammelleitung übertragene Signal (ADRO) das am niedrigsten bewertete Adreßsignal auf der zweiten Sammelleitung ist.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Teil (DAT0-DAT7) der digitalen Information und der zweite Teil (DAT8-DATF) der digitalen Information jeweils ein Byte ist.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die ersten und zweiten Übertragungsmittel (24a, 24b) 3-Zustands-Inverter (44, 46) und die Austauschmittel (28, 30) 3-Zustands-Inverter (44, 46) aufweisen.