DE2749884C2 - - Google Patents

Description

Die vorliegende Erfindung betrifft eine Datenverarbeitungsanlage nach dem Gattungsbegriff des Patentanspruches.

Eine derartige Datenverarbeitungsanlage ist aus der Veröffentlichung von P. H. Enslow "Multiprocessors and Parallel Processing", John Wiley and Sons, 1974, Seiten 53 und 328 bis 335 bekannt. Dort sind Speicherbusse und ein Ein/Ausgabe-Bus über einen mit einem Prozessor ausgerüsteten Multiplexer miteinander verbunden. Die Speicherbusse und der Ein/Ausgabe-Bus weisen unterschiedliche Formate auf, und der Prozessor ist mit Pufferregistern versehen, um z. B. einen Doppelwortzugriff in einem Speicher in zwei Zyklen über den Speicherbus auszuführen und sodann das Doppelwort nach Zusammensetzung unter Steuerung des Prozessors auf den Ein/Ausgabe-Bus auszugeben. Gleiches gilt für die Datenübertragung in der umgekehrten Richtung, bei der z. B. ein Doppelwort in zwei Einzelworte aufgeteilt werden muß.

Ausgehend von der bekannten Datenverarbeitungsanlage ist es die Aufgabe der vorliegenden Erfindung, innerhalb der Datenverarbeitungsanlage eine Vorrichtung vorzusehen, die die Umsetzung der Formate bei der Übertragung der Daten zwischen den beiden Bussen in einfacher Weise und insbesondere ohne den Einsatz eines Prozessors ermöglicht. Die Lösung dieser Aufgabe gelingt gemäß den kennzeichnenden Merkmalen des Patentanspruches.

Die Datenverarbeitungsanlage gemäß der Erfindung sieht eine Logikgatteranordnung vor, die eines von mehreren verschiedenen Formaten auswählen kann. Ein Multiplexer spricht auf von der Logikgatteranordnung erzeugte Auswahl-Codesignale an, um eines der mehreren Formate auszuwählen. Die Logikgatteranordnung wird ihrerseits von verschiedenen Signalen beaufschlagt, die den Status verschiedener die Information anfordernder oder empfangener Geräte anzeigen.

Anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher er­ läutert. Es zeigen:

Fig. 1 ein allgemeines Blockdiagramm für eine Art der Nachrichtenaustausch-Sammelschiene, wie sie bei der vorliegenden Erfindung benutzt wird.

Fig. 1A und 1B das Format der Adreß-Sammelschiene und der Daten-Sammelschiene des Sammelschienensystems gemäß Fig. 1.

Fig. 2 ein allgemeines Blockdiagramm einer anderen Art von Sammelschiene, wie sie bei der vorliegenden Erfindung benutzt wird.

Fig. 2A bis 2D das Format verschiedener über das Sammel­ schienensystem gemäß Fig. 2 übertragener Infor­ mationen.

Fig. 3 ein allgemeines Blockdiagramm der erfindungsgemäßen Einrichtung.

Fig. 4 die Verdrahtung von Treiber/Empfängerpaaren zur Umwandlung des Formats gemäß Fig. 1B in das Format gemäß Fig. 2C.

Fig. 5 ein Taktdiagramm für den Betrieb der Sammelschiene gemäß der vorliegenden Erfindung.

Fig. 6A und 6B Logikschaltungen gemäß der vorliegenden Erfindung.

Fig. 7 ein Blockdiagramm zur Veranschaulichung der Übertragung der Geräte-Adresseninformation von der Daten- Sammelschiene zu der Adressen-Sammelschiene.

Fig. 8A bis 8D das Format verschiedener Informationen während eines Lesezyklus gemäß der vorliegenden Erfindung.

Die Datenverarbeitungs-Sammelschiene (Bus) gemäß der vorliegenden Erfindung bildet einen Übertragungsweg zwischen zwei Einheiten eines vorgegebenen Systems. Fig. 1 veranschaulicht eine Art der Sammelschiene, wobei die Steuereinheiten an die gleiche Sammelschiene wie die Speicher und Prozessoren angeschlossen sind. Die Sammelschiene benutzt 24 Bits zur Adressierung und 16 Bits für die Daten. Die Art der Sammelschiene ist in näheren Einzelheiten in der DE-OS 26 29 401 beschrieben.

Eine andere Sammelschiene (Bus) ist in Fig. 2 dargestellt, wobei das Sammelschienensystem 200 in zwei Sammelschienen unterteilt; eine Ein/Aus­ gabe-Sammelschiene (erster Bus 201) und eine System-Sammelschiene (zweiter Bus 202), die durch einen Ein/Ausgabe-Multiplexer (IOM) 11 voneinander getrennt sind. Bei dieser Art Sammelschienensystem bildet die E/A-Sammelschiene eine Schnittstelle für alle E/A-Steuerungen, während die System-Sammelschiene eine Schnittstelle für die Speicher und Prozessoren bildet. Das Wortformat des Sammelschienensystems gemäß Fig. 2 ist in den Fig. 2A bis 2D dargestellt, wobei Fig. 2A den Adreßteil der Sammelschiene und die Fig. 2B und 2D die Datenformate darstellen. Obgleich nur wenige an die E/A-Sammelschiene angeschlossene Steuerungen dargestellt sind, können bis zu 46 Einheiten angeschlossen werden. Die Anzahl der E/A-Geräte, die an eine einzige E/A-Sammelschiene angeschlossen sind, kann jedoch größer als diese Anzahl sein, da viele Einheiten innerhalb der Anzahl von Einheiten verschiedene E/A-Geräte zur gleichen Zeit unterstützen. In gleicher Weise können, obwohl gemäß Fig. 2 nur zwei Speichereinrichtungen und ein Prozessor an die Sammelschiene angeschlossen sind, mehrere solcher Einrichtungen bis zum statthaften Maximum angeschlossen werden, wobei diese Einrichtungen Speicheruntergruppen wie beispielsweise Pufferspeicher, usw. aufweisen können.

Ein Hauptmerkmal dieser Arten von Sammelschienen besteht darin, daß die Datenübertragung direkt zwischen den Einheiten stattfinden kann, so beispielsweise zwischen dem NML(NML=New Miniline)-Speicher 1 und der NML- Steuerung 3 oder zwischen der HNP(Honeywell Network Processor)-Steuerung 5 und dem HNP-Speicher 9, ohne daß hierbei eine Intervention der Zentraleinheit CPU erforderlich wäre. Bei dieser Art der Datenübertragung zwischen Geräten, die unterschiedliche Wortlängen oder unterschiedliche Formate verarbeiten wird die vorliegende Erfindung benutzt, um Worte von einem Format in ein anderes umzuwandeln, so daß das die Information verarbeitende Gerät das Wortformat benutzen kann.

Gemäß Fig. 1 weist ein typisches Sammelschienensystem eine Mehrleitungs-Sammelschiene auf, die an einen NML-Speicher 1 und einen NML-Speicher 2 angeschlossen ist. Ferner ist an die gleiche Sammelschiene eine typische NML-Steuerung für die Datenübertragung 3, eine NML-Steuerung 3 a und ein NML-Prozessor 4 angeschlossen. Ferner können an die Sammelschiene beispielsweise eine Gleitkommaeinheit und verschiedene Steuerungen angeschlossen sein, die ihrerseits andere periphere Geräte steuern, wie beispielsweise eine Aufzeichnungseinheit oder ein peripheres Bandgerät. Die NML-Steuerung 3 kann verwendet werden, um eine Datenübertragungssteuerung durch Modem-Geräte hervorzurufen.

Gemäß Fig. 2 ist die Sammelschiene mit einigen typischen angeschlossenen Einheiten dargestellt. Das Sammelschienensystem 220 besteht aus der E/A-Sammelschiene 201 und der System-Sammelschiene 202. Wie zuvor erwähnt, sind an die E/A-Sammelschiene 201 die HNP- Steuerungen 5 und 6 und die NML-Steuerung 7 (Ein/Ausgabesteuerungen) angeschlossen. An die E/A-Sammelschiene 201 des Sammelschienensystems 200 sind HNP-Speicher (Hauptspeicher) 8 und 9, sowie ein HNP-Prozessor (zentrale Verarbeitungseinheit) 10 angeschlossen. Ferner können an die System- Sammelschiene 202 beispielsweise eine Gleitkommaeinheit und verschiedene periphere Geräte, wie beispielsweise Massenspeichergeräte, Bandspeichergeräte und Aufzeichnungsgeräte angeschlossen sein, was jedoch nicht dargestellt ist. Der Ein/Ausgabe-Multiplexer (IOM) 11 erzeugt den Weg für die Daten und die Steuerinformation zwischen den Komponenten, die an die Systemsammelschiene und die Ein/Ausgabesammelschiene 201 angeschlossen sind.

Der Multiplexer 11 besteht aus vier Haupteinheiten: der Ein/ Ausgabe-Sammelschienenschnittstelle, der Systemsammelschienenschnittstelle, einer Dateneinspeisung und einem E/A-Prozessor. Da diese Einheiten jedoch für die Ausführung der vorliegenden Erfindung nicht erforderlich sind, ist in den Fig. 3, 6A und 6B nur der Teil des Multiplexers dargestellt, der für die Ausführung der Erfindung von Bedeutung ist.

Das Sammelschienensystem 200 gestattet irgendwelchen zwei Einheiten an dieser Sammelschiene einen Datenaustausch untereinander. Irgendeine Einheit, die einen Dialog wünscht, fordert einen Sammelschienenzyklus (siehe Fig. 5) an, was weiter unten beschrieben wird. Wenn diesem Sammelschienenzyklus stattgegeben wird, so kann diese Einheit (die Quelleneinheit) irgendeine andere Einheit (die Bestimmungseinheit) der Sammelschiene adressieren. Die Informationsübertragung während dieses spezifischen Sammelschienenzyklus erfolgt nur in einer Richtung, die von der Quelle zum Ziel verläuft. Einige Arten des Nachrichtenaustauschs über die Sammelschiene erfordern eine Antwort (z. B. das Lesen eines Speichers). In diesem Fall zeigt das anfordernde Gerät an, daß eine Antwort gefordert wird und gibt sich selbst zu erkennen. Wenn die angeforderte Information verfügbar ist, so wird die ursprüngliche Zieleinheit für einen zusätzlichen Sammelschienen­ zyklus zur Quelleneinheit und liefert die Information an die anfordernde Einheit. Hierdurch wird der Nachrichtenaustausch vervollständigt, der in diesem Fall zwei Sammelschienenzyklen beansprucht. Die zwischen den beiden Zyklen liegende Zeit kann für zusätzliche Systemübertragungen benutzt werden.

Eine Quelleneinheit kann irgendeine andere Einheit an der Sammelschiene als eine Zieleinheit adressieren. Die Adresse einer jeden Einheit wird durch eine Kanalnummer identifiziert, mit Ausnahme bei Geräten vom Speichertyp, die durch ihre Speicheradressen identifiziert werden. Jedem Gerät ist eine Kanalnummer zugeordnet. Vollduplexgeräte ebenso wie Halbduplexgeräte können zwei Kanalnummern benutzen; einige HNP-Vollduplexkanäle erfordern jedoch nur eine Nummer. Geräte, die nur einen Ausgang oder nur einen Eingang aufweisen, verwenden jeweils nur eine Kanalnummer. Die Kanalnummern sind normalerweise veränderlich und es können dementsprechend ein oder mehrere hexadezimale Drehschalter benutzt werden, um die Geräteadresse anzuzeigen bzw. einzustellen. Wenn daher ein System aufgebaut wird, so kann die dem speziellen Gerät zugeordnete Kanalnummer in geeigneter Weise vorgegeben werden. Geräte mit Mehrfach- Ein/Ausgabe-Anschlüsse erfordern im allgemeinen einen Block aufeinanderfolgender Kanalnummern. So kann beispielsweise ein Gerät mit vier Anschlüssen Drehschalter benutzen, um die oberen sieben Bits einer Kanalnummer zuzuordnen und die unteren drei Bits zu verwenden, um die Anschlußnummer zwecks Unterscheidung von Eingängen und Ausgängen zu definieren. Eine Quelleneinheit, die im vorliegenden Fall manchmal als Haupteinheit bezeichnet wird, adressiert eine Zieleinheit, die im vorliegenden Fall manchmal als Nebeneinheit bezeichnet wird, durch Aufschaltung einer Zieladresse auf die Adreßleitungen der Adressen-Sammelschiene. Es gibt 24 Adreßleitungen, die in Abhängigkeit von dem Zustand einer zugeordneten Steuerleitung, die als Speicherbezugsleitung BSMREF- bezeichnet ist, zwei Interpretationen ermöglicht. Wenn eine Haupteinheit eine Nebeneinheit adressiert und diese Nebeneinheit ein Speicher ist, so wird das Format gemäß Fig. 2A benutzt. Dies wird durch ein hohes Potential für das Speicherbezugssignal BSMREF angezeigt. Wenn jedoch die Haupteinheit eine Nebeneinheit adressiert und diese Nebeneinheit kein Speicher ist, so weist das Speicherbezugssignal BSMREF den niedrigen Pegel auf und es wird das Format gemäß Fig. 8C verwendet.

Wenn eine Haupteinheit eine Antwort von einer Nebeneinheit anfordert, wie beispielsweise bei einer Leseoperation, so zeigt sie dies der Nebeneinheit durch ein Steuerbitsignal an, das als Antworterfordernissignal BSRSVP+ bezeichnet ist. Die Haupteinheit teilt zusätzlich ihre eigene Identität der Nebeneinheit mit, indem sie ihre Kanalnummer abgibt, die im allgemeinen 10 Bits auf der Daten-Sammelschiene zusammen mit der Adresse auf der Adressen-Datenschiene umfaßt. Eine zusätzliche Steuerinformation wird ferner mit den 6 Bits niedrigster Ordnung auf die Daten-Sammelschiene gegeben. Wenn daher von einer Haupteinheit eine Antwort von einer Nebeneinheit angefordert wird, so wird die Adresse auf die Adreß-Sammelschiene gegeben, wobei diese das Format gemäß Fig. 2A oder gemäß Fig. 8C aufweist, was vom Typ der Zieleinheit abhängt. Im Falle eines Speichers erfolgt die Adressierung durch das Format gemäß Fig. 2A und bei anderen Gerätetypen gemäß dem Format gemäß Fig. 8C. Wenn darüberhinaus von der adressierten Nebeneinheit eine Antwort gefordert wird, so gibt die Haupteinheit zusätzlich ihre eigene Adresse aus, z. B. die Kanalnummer auf den ersten hochwertigen 10 Bits der Daten-Sammelschiene und sie liefert ferner die Steuerinformation auf den 6 niedrigrangigen Bits der Adressen-Sammelschiene. Diese letztgenannte Operation läuft in zwei Sammelschienenzyklen ab.

Gemäß den Fig. 2A bis 2D sind einige typische Adressen- und Datenformate des Sammelschienensystems 200 dargestellt. Die ersten 5 Bits des Adressenformates gemäß Fig. 2A umfassen die Bits P, I, S, F und RFV. Das einzige für die Ausübung der Erfindung erforderliche Bit stellt das Bit F dar, das als Formatbit bezeichnet wird.

Dieses Bit wird nachstehend in näheren Einzelheiten beschrieben. Die Bits 5 bis 23 werden benutzt, um einen Speicherplatz zu adressieren. Fig. 2B stellt die Art und Weise dar, in der Daten auf der Daten-Sammelschiene des Sammelschienensystems formatiert werden. Es ist zuvor gezeigt worden, daß das Datenformat der Daten-Sammelschiene des Sammelschienensystems gemäß Fig. 1 das Format gemäß Fig. 1B besitzt. Dieses Format weist zwei aufeinanderfolgende Bytes auf, wobei jedes Byte aus 8 Bit besteht. Das Format gemäß Fig. 2B besitzt andererseits 18 Bits mit einem Bit A an höchster Stelle und einem Bit B zwischen den Bits 7 und 8 sowie mit zwei Bytes von 8 Bit, bestehend aus den Bits 0 bis 7 und den Bits 8-15. Das Format gemäß Fig. 2C wird benutzt, wenn Daten von der NML-Sammelschiene, die das Format gemäß Fig. 1B besitzen, als Daten auf der HNP-Sammelschiene benutzt werden sollen. Da die HNP-Sammelschiene das Datenformat gemäß Fig. 2B besitzt, welches 18 Bits umfaßt, müssen die Daten der NML-Sammelschiene mit einem Format gemäß Fig. 1B neu ausgerichtet werden, so daß sie ein Format gemäß Fig. 2D besitzen. Dieses Format besitzt ein Bit mit dem Wert 0 an der höchstrangigsten Stelle und ebenfalls ein anderes Bit mit dem Wert 0 zwischen den Bits 7 und 8. Dementsprechend besetzen die Bits 0-7 gemäß Fig. 1B die Bits 0-7 gemäß Fig. 2C und die Bits 8-15 gemäß Fig. 1B besetzen die Bitpositionen 8-15 gemäß Fig. 2C. Diese Umwandlung wird in einfacher Weise mit der Einrichtung für einen Treiber/Empfänger A und einen Treiber/Empfänger B dargestellt. Der Treiber/Empfänger A weist Anschlüsse für die Bits in Übereinstimmung mit dem Format gemäß Fig. 2C auf, während der Treiber/Empfänger B Anschlüsse in Übereinstimmung mit dem Format gemäß Fig. 1B besitzt. Es wird gezeigt, daß die Bits A und B des Treiber/ Empfängers A an einen Anschluß X des Treiber/Empfängers B angeschlossen sind. Die Bezeichnung X zeigt an, daß diese Position immer den Wert 0 besitzt. Mit dieser einfachen Verbindung können daher Formate gemäß Fig. 1B in Formate gemäß Fig. 2C und umgekehrt umgewandelt werden.

In Fig. 2D ist noch ein weiteres Wortformat dargestellt, das von der HNP-Sammelschiene 200 benutzt wird, wenn bestimmte Arten von Information in die an die Sammelschiene angeschlossene Speichereinheit eingespeichert werden. In diesem Format besetzen die Bits A und B die beiden höchstrangigen Bitpositionen und die beiden Bytes mit jeweils 8 Bit werden aufeinanderfolgend in den verbleibenden Bitpositionen gespeichert.

Wie zuvor erwähnt, werden die Formate gemäß den Fig. 8A-8D benutzt, wenn eine Haupteinheit eine Nebeneinheit adressiert und eine Antwort erwartet. Hierbei veranschaulichen die Fig. 8A und 8C die Formate der Adressen-Sammelschiene, wenn die Haupteinheit ein Gerät vom Speichertyp bzw. ein anderes Gerät adressiert. Fig. 8B stellt das Format der Daten-Sammelschiene dar, wenn eine solche Haupteinheit eine Nebeneinheit adressiert und eine Antwort erwartet und somit ihre eigene Adresse (z. B. die Kanalnummer) auf der Daten-Sammelschiene ausgibt. Gemäß Fig. 8A können die Bits 0 bis 23 zur Adressierung eines bestimmten Wortes im Speicher benutzt werden. Ein hiervon abweichendes Format ist in Fig. 2A dargestellt, wo ein kleinerer Speicher adressiert wird und die höherrangigen Bits als Steuerinformation benutzt werden. Gemäß Fig. 8C können die ersten 8 Bits für verschiedene Zwecke benutzt werden. Die Bits 8 bis 17 bilden die Kanalnummer der zu adressierenden Nebeneinheit, während die Bits 18 bis 23 Steuerbits darstellen. Das einzige für die Ausführung der vorliegenden Erfindung wesentliche Steuerbit stellt das Bit F in der Bitposition 21 dar, worauf nachstehend näher eingegangen sei. Gemäß Fig. 8D ist ein Datenformat eines HNP-Speichers dargestellt und umfaßt die Bits A und B inden höchstrangigen Bitpositionen sowie zwei Bytes mit 8 Bit in den Bitpositionen. Die Formate gemäß den Fig. 8D und 2D entsprechen sich; das Format gemäß Fig. 8D wurde jedoch in dieser zweiten Gruppierung noch einmal aufgeführt, da hierdurch die Erläuterung eines später noch zu diskutierenden Lesezyklus erleichtert wird.

Gemäß Fig. 3 ist ein allgemeines Blockdiagramm der Erfindung dargestellt. Der Ein/Ausgabe-Multiplexer IOM-300 weist die Logikschaltkreise gemäß den Fig. 6A-6B auf. Die Logikschaltkreise gemäß den Fig. 6A und 6B sprechen auf die dargestellten Signale an und erzeugen Auswahlcodes für die Auswahl irgendeines der Formate gemäß dem Block 301. Die in der vorliegenden Erfindung interessierenden Formate sind folgende: (a) MMDI (0-17) 302; (b) MMDI (2-9) (10-17) 303; (c) BIDI (0-17) 304; (d) BIDI (1-8) (10-17) 305; und (e) BIDI (0-11), BIAI (0-4) 308. Diese Formate werden ausgewählt, wenn der geeignete Auswahlcode an den Multiplexer 300 angelegt wird. Der Multiplexer 300 ist im Handel erhältlich (Typ-Nr. 74 S151TI). Da die NML-Sammelschiene ein 18 Bit-System darstellt, sind 18 solche Multiplexer erforderlich. Es sei jedoch vermerkt, daß das Grundprinzip auf jede beliebige Anzahl von Bits anwendbar ist und daß dementsprechend eine geringere oder größere Anzahl von Multiplexern verwendet werden kann. Der Auswahlcode wird durch die Einrichtung gemäß den Fig. 6A und 6B erzeugt. Gemäß den Fig. 6A und 6B sind NAND-Gatter 26, 27 und 16 angeordnet, die die Signale ISLRD0+00, ISLRDI+00 und ISLRD2+00 entsprechend erzeugen. Diese Signale bilden den Auswahlcode, der an der rechten Seite des Blockes 300 gemäß Fig. 3 dargestellt ist. Um beispielsweise BIDI (1-8, 10-17) auswählen zu können, muß der Code 011 erzeugt werden. Dies bedeutet, daß das Signal ISLRD0+00 den Wert "0" aufweisen muß, während das Signal ISLRDI+00 und das Signal ISLRD2+00 den Wert "1" aufweisen muß. Gemäß den Fig. 6A und 6B muß somit das NAND-Gatter 26 ein "0"-Signal und die NAND-Gatter 27 und 16 müssen ein "1"-Signal erzeugen. Damit das NAND-Gatter 26 den Binärwert "0" ausgibt, müssen beide Eingangssignale dieses Gatters ISLRD0+0A und ISLRD0+0B den Binärwert "1" besitzen. Das Signal ISLRD0+0A ist jenes Signal, welches das Weiterreichen der Daten der E/A-Sammelschiene zu der System-Datensammelschiene (wenn es den Wert "1" besitzt) steuert; bzw. welches die Kanalnummer und das Format-Steuerbit der Daten-Sammelschiene (wenn es den Wert "0" besitzt) weiterreicht. Das Signal ISLRD0+0B stellt jenes Signal dar, das nur durch den nichtdargestellten IOM-Prozessor benutzt wird, wenn dieser lesend oder schreibend mit der externen System-Sammelschiene zusammenarbeitet. Damit das Signal ISLRD0+0B den Binärwert "1" aufweist, muß wenigstens ein Eingangssignal des NAND-Gatters 31 den Binärwert "0" aufweisen, beispielsweise das Signal IOPCYC+00 oder das Signal RSLR18+00. Das Signal IOPCYC +00 besitzt den Binärwert "1", wenn der nicht dargestellte Prozessor des Multiplexers IOM 300 nicht auf die externe System-Sammelschiene Zugriffs auf die externe System-Sammelschiene den Binärwert "1" auf. In gleicher Weise wird das Signal RSLR18+00 benutzt, um anzuzeigen, daß der Prozessor des Multiplexers IOM 300 Zugriff zu einer Sammelschiene besitzt, falls dieses Signal den hohen Pegel aufweist.

Zusätzlich zu dem Signal ISLRD0+0B muß das Signal ISLRD0+0A den Binärwert "1" besitzen, damit das NAND-Gatter 26 am Ausgang das Signal ISLRD0+00 mit niedrigem Pegel ausgibt. Das Signal ISLRD0+0A besitzt den hohen Pegel, wenn beide Eingangssignale des NOR-Gatters 28 den niedrigen Pegel aufweisen. Beide Eingangssignale des NOR-Gatters 28 besitzen den niedrigen Pegel, wenn die Ausgangssignale der UND-Gatter 29 und 30 entsprechend den niedrigen Pegel aufweisen. Die Ausgangs­ signale der UND-Gatter 29 und 30 weisen den niedrigen Pegel auf, wenn wenigstens eines der Eingangssignale jedes dieser UND-Gatter 29 und 30 den niedrigen Pegel besitzt. Dementsprechend muß das Eingangssignal IOMCYC+00 oder das Eingangssignal BMREFD-10 des UND-Gatters 29 den niedrigen Pegel aufweisen bzw. es müssen beide Signale den niedrigen Pegel aufweisen, damit das UND-Gatter 29 am Ausgang ein Signal mit niedrigem Pegel abgibt. In gleicher Weise muß das Eingangssignal IOMCYC+00 oder das Eingangssignal BIACOL-10 des UND-Gatters 30 den niedrigen Pegel aufweisen bzw. es müssen beide den niedrigen Pegel aufweisen, damit das UND-Gatter 30 ein Ausgangssignal mit niedrigem Pegel abgibt. Das Signal IOMCYC+00 besitzt den niedrigen Pegel, wenn eine Übertragung von der E/A-Sammelschiene 201 zu der System-Sammelschiene 202 nicht stattfindet. Das Signal BMREFD-10 besitzt den niedrigen Pegel, wenn eine direkte Speicherbezugnahme von der E/A-Sammelschiene 201 zu irgendeinem Speichermodul 8 oder 9 an der System-Sammelschiene 202 nicht statt­ findet. In gleicher Weise wird das Signal IOMCYC00+00 am UND-Gatter 30 den niedrigen Pegel aufweisen und das Signal BIAC01-10 wird den hohen Pegel aufweisen, wenn von der System-Sammelschiene kein Antwortzyklus gefordert wird. Bei Erfüllung dieser Bedingungen wird ein Ausgangssignal mit niedrigem Pegel von dem NAND-Gatter 26 erzeugt. Dieses Signal repräsentiert das höchstrangige Bit des Auswahlcodes, welches in vorliegendem Beispiel den Binärwert "0" besitzt. Das nächsthöhere Bit des Auswahlcodes wird am Ausgang des NAND-Gatters 27 in Form des Signales ISLRD1+00 erzeugt. Im vorliegenden Beispiel ist es erforderlich, daß dieses Signal den hohen Pegel besitzt. Dieses Signal besitzt den hohen Pegel, wenn eines oder beide Signale ISLRDI+0A oder IOMCYC-00 des NAND- Gatters 27 den niedrigen Pegel besitzt. Das Signal ISLRDI+0A besitzt den niedrigen Pegel, wenn der Prozessor des Multiplexers IOM 300 lesend mit der E/A-Sammelschiene 201 zusammenarbeitet. Das Signal IOMCYC+00 befindet sich auf niedrigem Pegel, wenn keine Übertragung von der E/A-Sammelschiene 201 zu der System-Sammelschiene 202 stattfindet; und es besitzt andererseits den hohen Pegel, wenn eine solche Übertragung stattfindet. Ein Eingangssignal des NAND-Gatters 27 besitzt den niedrigen Pegel, wenn das Ausgangssignal des NAND-Gatters 32 ebenfalls den niedrigen Pegel besitzt, wobei dies der Fall ist, wenn irgendeines der Eingangssignale oder beide Eingangssignale des NAND-Gatters 32 den hohen Pegel besitzen. Das Eingangssignal IOPCYC+00 des NAND-Gatters 32 weist den hohen Pegel auf, wenn der Prozessor des Multiplexers Zugriff zu einer externen E/A- bzw. System-Sammelschiene besitzt; umgekehrt weist dieses Signal den niedrigen Pegel auf, wenn dieser Zugriff nicht vorliegt. Das Signal RSLR19+00 besitzt den hohen Pegel, wenn der Prozessor des Multiplexers Zugriff auf die E/A-Sammelschiene nimmt; umgekehrt besitzt dieses Signal den niedrigen Pegel, wenn der Prozessor auf die System-Sammelschiene Zugriff nimmt. Aus Vorstehendem wird ersichtlich, wie das in der Rangordnung folgende Bit des Auswahlcodes erzeugt wird. Um schließlich das Bit des Auswahlcodes mit dem niedrigsten Rang zu erzeugen, muß das NAND-Gattter 16 am Ausgang den hohen Pegel ausgeben, da in diesem speziellen Beispiel das Element 305 ausgewählt wird, dem der Auswahlcode 011 zugeordnet ist. Das Ausgangsignal ISLRD2+00 des NAND-Gatters 16 besitzt den hohen Pegel, wenn ein oder beide Eingangssignale den niedrigen Pegel besitzen. Dementsprechend muß wenigstens eines der Ausgangssignale der NOR-Gatter 17 und 18 den niedrigen Pegel aufweisen. Das Ausgangs­ signal ISLRD2-0A des NOR-Gatters 17 besitzt den niedrigen Pegel, wenn ein Eingangssignal oder beide Eingangssignale den hohen Pegel besitzen. Eingangssignale mit hohem Pegel werden an das NOR-Gatter 17 angelegt, wenn die UND-Gatter 19 und 20 Signale mit hohem Pegel ausgeben. Ein Ausgangssignal mit hohem Pegel ergibt sich am UND-Gatter 19, wenn beide Eingangssignale den hohen Pegel aufweisen. In gleicher Weise ergibt sich ein Ausgangssignal mit hohem Pegel am UND-Gatter 20, wenn dessen beide Eingangssignale den hohen Pegel besitzen. Das Signal IOPCYC+00 weist den hohen Pegel auf, wenn der Prozessor des Multiplexers IOM 300 Zugriff zu einem externen E/A- oder System-Sammelschienenregister (nicht dargestellt) nimmt. Das Signal RSLR20+00 besitzt den hohen Pegel, wenn der IOM-Prozessor lesend mit den externen E/A- bzw. System-Sammelschienen-Registern zusammenarbeitet. In gleicher Weise besitzt das Eingangssignal BMWRTD+10 den hohen Pegel, wenn eine direkte Speicher-Schreiboperation von der E/A-Sammelschiene 201 zu dem Speicher an der System- Sammelschiene 202 stattfindet. Dieses Signal mit hohem Pegel wird am Ausgang des UND-Gatters 23 erzeugt, wenn alle Eingangssignale des UND-Gatters 23 den hohen Pegel besitzen. Das Eingangssignal IOMCYC+00 besitzt den hohen Pegel, wenn eine Übertragung von der E/A-Sammelschiene 201 zu der System-Sammelschiene 202 stattfindet. Das Eingangssignal BMREFD+00 besitzt den hohen Pegel, wenn eine Informationsübertragung von der E/A-Sammelschiene 201 zu irgendeinem Speicher 8, 9 an der System-Sammelschiene 202 stattfindet. Das Eingangs­ signal BIAC01+00 besitzt den hohen Pegel, wenn ein Antwortzyklus nicht angefordert wird (z. B. Speicher-Schreiboperation durch die E/A-Sammelschiene). Wenn diese Bedingungen erfüllt sind, so wird ein Signal ISLRD2+00 mit hohem Pegel erzeugt und dieses Signal bildet das niedrigrangiste Bit innerhalb der 3 Bit des Auswahlcodes.

Ein Ausgangssignal ISLRD2+00 mit hohem Pegel am NAND-Gatter 16 kann in gleicher Weise unter Zugrundelegung der gleichen Überlegungen durch einen Schaltweg gebildet werden, der durch die UND-Gatter 25, 21 und 22 und das NOR-Gatter 18 gebildet wird. In der nachstehenden Tabelle I sind die verschiedenen durch die Schaltung gemäß den Fig. 6A und 6B verwendeten Signale und ihre Funktion dargestellt. Aufgrund dieser Angaben ist jeder Fachmann in der Lage, eine Schaltung zu realisieren, die die Auswahlcodesignale zur Auswahl eines vorbestimmten geforderten Formats erzeugt.

Tabelle I

Aus Vorstehendem ist ersichtlich, daß die Anforderung von Daten von einer anderen Einheit oder für die Übertragung von Daten usw. durch die Ausgabe vorbestimmter Signale erfolgt. Kombinationen dieser Signale erzeugen automatisch einen Code, der zur automatischen Auswahl des geeigneten Formates für die spezielle auszuführende bzw. angeforderte Operation verwendet wird. Die Daten kommen von der E/A-Sammelschiene 12 zusammen mit Signalen BIDI an, während die Daten von der System-Sammelschiene 13 zusammen mit Signalen MMDI ankommen. Normalerweise umfassen Übertragungsoperationen die Informationsübertragung von der E/A-Datensammelschiene 12 zu der System-Sammelschiene 15, wobei der Multiplexer 300 gemäß Fig. 3 diagonal durchlaufen wird. Während dieses diagonalen Durchlaufs kann irgendeine der verschiedenen Konfigurationen der Multiplexerblöcke 301 des E/A- Multiplexers (IOM) 300 ausgewählt werden. In Fig. 3 ist ebenfalls eine interne IRDS-Sammelschiene dargestellt, die einen Teil des Multiplexers (IOM) 300 bildet und eine Schnittstelle zwischen den Multiplexerblöcken 301 und der E/A(bzw. I/O-)-Sammelschiene 14 und der System-Sammelschiene 15 vorgibt. Eine Übertragung von der E/A-Sammelschiene 12 zu der System-Sammelschiene 15 schließt daher in ihrem Übertragungsweg den Multiplexer (IOM) 300, die Multiplexerblöcke 301 und die IRDS-Sammelschiene ein. Eine Information kann ebenfalls von der Sys(bzw. System-)-Sammelschiene 13, die zusammen mit dem Signal MMDI dem Multiplexer (IOM) 300 zugeführt wird, zu der E/A-Sammelschiene 14 erfolgen, die die Information des Multiplexers (IOM) in Form des Signales BID0 aufnimmt. Hierbei wird wiederum die interne Sammelschiene IRDS in dem Übertragungsweg benutzt. Im Falle der vorliegenden Erfindung kann jedoch die IRDS-Sammelschiene als ein passives Zwischen­ übertragungsglied angesehen werden und benötigt keine weitere Beachtung.

Anhand von Fig. 5 sei nunmehr in näheren Einzelheiten das Zeittaktdiagramm des Sammelschienensystems erläutert. In jedem Sammelschienenzyklus gibt es drei identifizierbare Teile; diese sind insbesondere: die Periode 7 A bis 7 C, während welcher das anfordernde Gerät mit der höchsten Priorität Zugriff auf die Sammelschiene gewinnt, die Periode 7 C bis 7 E, während welcher die Haupteinheit eine Nebeneinheit aufruft, und die Periode 7 E bis 7 G, während welcher die Nebeneinheit anfordert. Wenn die Sammelschiene untätig ist, so weist das Sammelschienen-Anforderungssignal BSREQT- den Binärwert "1" auf. Die zum Zeitpunkt 7 A negativ verlaufende Flanke des Sammelschienen- Anforderungssignals startet einen Prioritätsausführungszyklus. Es wird eine asynchrone Verzögerung innerhalb des Systems für die Prioritätsausführung bis zum Zeitpunkt 7 B vorgegeben, in der ein Hauptbenutzer der Sammelschiene ausgewählt werden kann. Das nächste Signal auf der Sammelschiene ist das Signal BSDCNN-, das den Datenzyklus einleitet. Der Übergang des Signales BSDCNN- auf den Binärwert "0" zum Zeitpunkt 7 C zeigt an, daß einer Haupteinheit die Benutzung der Sammelschiene gestattet worden ist. Die zweite Phase der Sammelschienenoperation zeigt somit an, daß die Haupteinheit ausgewählt worden ist und nunmehr in der Lage ist, Information auf den Daten-, Adreß- und Steuerleitungen der Sammelschiene 200 zu einer von der Haupteinheit ausgewählten Nebeneinheit zu übertragen.

Die Nebeneinheit löst die dritte Phase der Sammelschienenoperation aus, die mit der negativ verlaufenden Flanke des Austastsignales BSDCND- beginnt. Das Austastsignal ist beispielsweise um 60 ns gegenüber der negativ verlaufenden Flanke des Signales BSDCNN- über eine nicht dargestellte Verzögerungsleitung verzögert. Beim Auftritt negativ verlaufenden Flanke des Signales BSDCNN- zum Zeitpunkt 7 D kann die Nebeneinheit nunmehr prüfen, ob ihre Adresse vorliegt und sie kann, für den Fall, daß sie aufgerufen ist, mit dem Ent­ scheidungsprozeß beginnen, um die angeforderte Antwort zu erzeugen. Typischerweise wird hierbei ein Bestätigungssignal BSACKR- von der Nebeneinheit erzeugt und in nicht-typischen Fällen wird ein Signal BSNAKR- bzw. BSWAIT- oder im Falle einer nicht existierenden Nebeneinheit überhaupt keine Antwort erzeugt. Beim Empfang der negativ verlaufenden Flanke des Bestätigungssignales im Zeitpunkt 7 E durch die Haupteinheit schaltet das Signal BSDCNN- der Haupteinheit auf den Binärwert "1" zum Zeitpunkt 7 F um. Das Austastsignal kehrt auf den Binärwert "1" im Zeitpunkt 7 G zurück, wobei dieser Zeitpunkt gegenüber dem Zeitpunkt 7 F mittels einer nicht dargestellten Ver­ zögerungsleitung verzögert wird. Somit sind in der dritten Phase der Sammelschienenoperation die Daten und die Adresse auf der Sammelschiene durch die Nebeneinheit gespeichert und der Datenschienenzyklus wird abgeschaltet. Durch das Ende des Zyklus, z. B. wenn das Signal BSDCNN- den Binärwert "1" einnimmt, wird dynamisch eine andere Prioritätsausführung freigegeben. Ein Sammelschienen-Anforderungssignal kann zu diesem Zeitpunkt erzeugt werden, und für den Fall, daß ein solches nicht empfangen wird, bedeutet dies, daß die Sammelschiene in den untätigen Zustand zurückkehrt und demgemäß das Signal BSREQT- den Binärwert "1" einnimmt. Wenn das Sammelschienen- Anforderungssignal zu diesem Zeitpunkt vorliegt und somit den Binärwert "0" aufweist, so wird nach einem weiteren negativen Flankenverlauf des Signales BSDCNN- eine weitere asynchrone Prioritätsauswahl ausgelöst, was durch die gestrichelten Linien zum Zeitpunkt 7 I angezeigt ist. Es sei darauf verwiesen, daß diese Prioritätsauswahl keine Triggerung durch die positiv verlaufende Flanke des Bestätigungssignales zum Zeitpunkt 7 H erfordert, sondern bereits zum Zeitpunkt 7 F nach dem Übergang der Sammelschiene in den untätigen Zustand getriggert werden kann, wenn danach eine Einheit einen Sammelschienenzyklus anfordert. Diese Betriebsweise wiederholt sich asynchron. Die Information, die durch diesen Sammelschienenzyklus übertragen wird, kann 51 Signale umfassen, die wie folgt unterteilbar sind:

• a) 24 Adreßbits
• b) 16 Datenbits;
• c)  6 Steuerbits;
• d)  5 Integritätsbits

Einige Arten der Datenübertragung, wie beispielsweise ein Lesezyklus, erfordern, daß eine Antwort von dem Zielgerät zurück zu dem Quellengerät erfolgt. Dementsprechend sind zwei Sammelschienenzyklen für diese Art der Datenübertragung erforderlich. Ein Problem ergibt sich jedoch, wenn Daten mit einem Formattyp hinsichtlich einer Quelleneinheit zu einer Zieleinheit zu übertragen sind, die einen anderen Formattyp benutzt. Die Daten der NML- Steuerung 3 a, die das Format der Fig. 1B besitzen, werden im Falle der Annahme durch die NML-Steuerung 7 in das in Fig. 2C dargestellte Datenformat umgewandelt. Wenn eine Schreiboperation von der NML-Steuerung 7 des HNP-Speichers 8 angefordert wird, so muß das Datenformat gemäß Fig. 2C in vielen Fällen in das Format gemäß Fig. 2D umgewandelt werden. Dies geschieht durch die Einrichtung, wie sie zuvor anhand der Fig. 3, 6A und 6B beschrieben wurde. Ein zusätzliches Problem ergibt sich, wenn beispielsweise die HNP-Steuerung 5 einen Lesezyklus hinsichtlich des HNP-Speichers 8 anfordert, da während des Anforderungszyklus eine Rückkehradresse von der Quelleneinheit, das heißt von der HNP-Steuerung 5 erzeugt werden muß, um die ausgelesene Information aus der Zieleinheit, d. h. dem HNP-Speicher 8, zurückzuempfangen.

Gemäß den Fig. 7 und 8A-8D erzeugt eine Quelleneinheit, die auf der E/A-Sammelschiene 201 das Auslesen eines Speichers anfordert, eine Speicheradresse auf der Adressen-Sammelschiene 701. Diese Speicheradresse besitzt das Format gemäß den Fig. 87A bzw. 2A, wobei das Format von der Größe des Speichers abhängt. Zu dem gleichen Zeitpunkt gibt die anfordernde Quelleneinheit auf der E/A- Sammelschiene 201 gemäß Fig. 2 ihre Adresse, z. B. die Kanalnummer und einige Steuerbits auf der Daten-Sammelschiene 702 aus. Die Information besitzt das in Fig. 8B dargestellte Format. Die Speicher­ adresse der Adressen-Sammelschiene 701 wird im Speicher-Adreßregister 36 gespeichert, während die Kanalnummer und die Steuerbits im Kanalregister 34 und dem Steuerbitregister 35 gespeichert werden. Der durch das Speicheradreßregister 36 adressierte Speicherplatz im Speicher 38 wird ausgelesen und die Daten werden im Daten- Ausgangsregister 33 gespeichert. Die Daten werden sodann auf die Daten-Sammelschiene gegeben, wenn der erforderliche Zeittakt (siehe Fig. 5) die vollständige Bestätigung anzeigt, und es wird nunmehr eine anfordernde Einheit in eine empfangende Einheit umgewandelt, wobei sie bestätigen muß, daß sie bereit ist, Daten zu empfangen. Der zweite Sammelschienenzyklus beginnt und die Daten des Daten- Ausgangsregisters 33 werden auf die Daten-Sammelschiene 702 gegeben und zum gleichen Zeitpunkt wird die Kanalnummer und die Steuerbits von den Registern 34 und 35 in Übereinstimmung mit dem Format gemäß Fig. 8C auf die Adressen-Sammelschiene 701 gegeben. Es sei darauf verwiesen, daß dieses Format das Adressenformat darstellt, wenn eine andere Einheit als eine Speichereinheit adressiert wird. Dementsprechend wird die Adresse auf die Adressen-Sammelschiene 701 gegeben, die sich aus der Kanalnummer an den Bitpositionen 9-17 und den Steuerbits an den Bitpositionen 18-23 zusammensetzt. Wie zuvor bereits erwähnt, bildet jedoch das Bit 21 das einzig interessierende Bit im Hinblick auf die vorliegende Erfindung. Dieses Bit wird dem logischen Schaltkreis gemäß Fig. 6A als das Signal MMAI21+00 zugeführt. Wenn dieses Bit den hohen Pegel aufweist, so wird eine Neuformatierung der Daten gefordert und die Art der Neuformatierung hängt von den anderen Signalen, die andere Anforderungen für vorliegende Operationen darstellen, ab. Es sei ferner vermerkt, daß der Schaltkreis gemäß Fig. 6A der Formatierung des Bits an der Bit­ position 3 in dem Format gemäß Fig. 2A dient, wobei dieses Bit durch das Signal BIAI03+00 in Fig. 6A repräsentiert wird. Ferner sei darauf verwiesen, daß das Format gemäß Fig. 8B dem Format des Blockes 308 in dem Multiplexerblock 301 des Multiplexers IOM 300 entspricht. Wenn demgemäß ein Lesezyklus von einer Quelleneinheit im Hinblick auf eine Speichereinheit angefordert wird, so wird die Daten-Sammelschiene automatisch neu formatiert, wie dies zuvor anhand von Beispielen beschrieben wurde.

Claims (2)

1. Datenverarbeitungsanlage mit wenigstens einem Hauptspeicher (8, 9), einer zentralen Verarbeitungseinheit (10) und wenigstens einer Ein/Ausgabesteuerung (5, 6, 7) wobei

   • a) ein erster Bus (201) der bidirektionalen Datenübertragung zwischen den Ein/Ausgabesteuerungen (5, 6, 7) dient und die Daten ein erstes vorbestimmtes Format auf diesem ersten Bus (201) aufweisen;
   • b) ein zweiter Bus (202) der bidirektionalen Datenübertragung zwischen der zentralen Verarbeitungseinheit (10) und dem Hauptspeicher (8, 9) dient und die Daten ein zweites vorbestimmtes Format auf diesem zweiten Bus (202) aufweisen; und
   • c) ein E/A-Multiplexer (11) zwischen beiden Bussen (201, 202) angeordnet ist, um die Formate der Daten bei der Übertragung zwischen den beiden Bussen (201, 202) umzusetzen,
2. gekennzeichnet durch

   • d) eine Logikgatteranordnung (16-32; Fig. 6A, 6B), der Steuersignale, welche Herkunft und Bestimmung der Anforderungen vorgeben, auf den Bussen (201, 202) zugeführt werden, um eine Kombination von mehreren Auswahl-Codesignalen (ISLRD0,1,2) zu erzeugen, welche
   • e) dem an die beiden Busse (201, 12, 14; 202, 13, 15) angeschlossenen E/A-Multiplexer (11, 300) zugeführt werden und der aufgrund der mehreren Auswahl-Codesignale (ISLRD0,1,2) das zugeführte Datenformat des einen Busses in eines der zu dem anderen Bus zu liefernden Datenformate umsetzt.