DE3438869C2 - - Google Patents

Description

Die Erfindung betrifft ein Computersystem mit Adreßumwandlung nach dem Oberbegriff des Anspruchs 1.

In einem typischen Computersystem steht eine Zentraleinheit (CPU) direkt sowohl mit einem Adreß- als auch einem Datenbus in Verbindung. Diese Busse sind mit einem Hauptspeicher (oder einem Hauptspeichersystem) sowie anderen Einrichtungen, wie Eingabe/Ausgabe-Ports (I/O-Ports), Spezialprozessoren, Direkt­ speicherzugriffseinheiten (DMA) und dergleichen verbunden. Die effiziente Ausnutzung des des Computerhauptspeichers durch die CPU oder andere Einrichtungen ist im Hinblick auf die Vermeidung unerwünschter Zeitverzögerungen, auf Datenmehrdeutigkeit und im Hinblick auf eine Reduzierung von Kosten, kritisch.

Speichermanagementeinheiten (MMU′s) ermöglichen Mehrfachadreß­ räume für getrennte Prozesse, gemeinsame Benutzung des Spei­ chers für Prozesse, Verschiebung von logischen Prozeßadressen in physikalische Speicheradressen und den Schutz von gewünsch­ ten Speicherplätzen, indem nur bestimmte Operationen in diesen Bereichen, wie Lesen, Schreiben oder Ausführen, zugelassen werden.

Zusätzlich sind Speichermanagementeinrichtungen häufig mit sogenannten virtuellen Speicherfähigkeiten versehen. Virtuelle Speicher ermöglichen es, daß eine CPU eine größere Speicher­ kapazität adressieren kann, als physikalisch im Hauptspeicher vorhanden ist. Dies wird gewöhnlich durch die Aufteilung des gesamten Speicherraumes in viele kleine Einheiten gleicher Größe, sogenannte Seiten, erreicht. Der gesamte Speicherraum ist in einer sekundären Speichereinrichtung, z. B. einem Plat­ tenspeicher abgespeichert. Während des Programmablaufes werden auf Anforderung nur solche Seiten in den Hauptspeicher ge­ bracht, die benötigt werden, wobei sie nicht länger benötigte andere Seiten ersetzen. Virtuelle Speichermanagementpläne weisen üblicherweise zur Unterstützung der Seitenaustausch­ operation Mechanismen auf, wie das Festhalten eines Status für jede Seite, der angibt, ob die Seite kürzlich benutzt worden ist oder ob in sie eingeschrieben wurde.

Die Prinzipien des Speichermanagements sind seit langem be­ kannt und in bekannten Computereinrichtungen üblich. Die Ver­ wendung von Speichermanagementsystemen ergibt normalerweise einen Leistungsverlust für das Computersystem, da jeder Zu­ griff zum Speicher durch die Speichermanagementeinheit über­ tragen und überprüft werden muß. Diese Zeit addiert sich zur Speicher-Zugriffszeit und ergibt eine Verzögerung zwischen dem Zeitpunkt, in dem der Prozessor die zu übertragende Adresse ausgibt und dem Datenerhalt durch den Speicher.

Zusätzlich ermöglichen bekannten Speichermanagementsysteme typischerweise nur der CPU den Zugriff auf die MMU und die Umwandlung einer virtuellen Adresse in eine reale Adresse. Andere Eingabe/Ausgabe- (I/O) Einrichtungen, z. B. Platten­ steuereinheiten, greifen unter Verwendung physikalischer Adressen auf den Hauptspeicher zu. Die Verwendung physikali­ scher Adressen durch diese Einrichtungen kann Probleme verur­ sachen, da Adressen der I/O-Einrichtungen nicht in der glei­ chen Weise, wie virtuelle Adressen von der CPU umgewandelt und geprüft werden.

Aus der GB 20 08 821 A ist ein Computersystem der gattungsge­ mäßen Art bekannt, bei der virtuelle Adressen jeweils in drei Teile, nämlich ein Segmentfeld, ein Untersegmentfeld und ein Verschiebungsfeld aufgeteilt werden. Die Inhalte des Verschie­ bungsfeldes sind sowohl in der virtuellen Adresse als auch in der realen physikalischen Adresse gleich, so daß keine Umwand­ lung dieses Feldes erforderlich ist. Das Untersegmentfeld bestimmt, ob die Umwandlung in einem zusammenhängenden Seg­ mentmodus oder einem unzusammenhängenden Untersegmentmodus stattfindet. In dem zusammenhängenden Segmentmodus wird die reale Adresse durch Addition eines Teils der virtuellen Adres­ se zu einer den Ausgangsplatz eines Segments des realen Spei­ chers entsprechend dem virtuellen Adreßfeld definierenden Adresse gebildet. Das Segmentfeld der virtuellen Adresse gibt eine Tabelleneingabeadresse einer Segment-Deskriptortabelle bei der Adreßumwandlung an. Wenn eine Segment-Deskriptoreinga­ be ausgewählt worden ist, werden die selektierten Bits des Segmentdeskriptors mit dem nachfolgenden Feld der virtuellen Adresse summiert. Das Verschiebungsfeld wird mit dieser Summe verkettet, wodurch eine reale Adresse definiert wird. Ent­ sprechend arbeitet der nicht-zusammenhängende Untersegmentmo­ dus. Unterschiedlich ist nur, daß die Verschiebung mit einer realen Adresse entsprechend der Ausgangsposition eines Unter­ segments verknüpft wird.

Der Erfindung liegt die Aufgabe zugrunde, bei dem gattungsge­ mäßen Computersystem unter wirksamerer Ausnutzung des daten­ verarbeitenden Betriebsmittels mehreren selektiv mit dem vir­ tuellen Adreßbus verbindbaren DV-Einrichtungen einen besonders schnellen und den individuellen Bedürfnissen angepaßten Zu­ griff auf den Adreßraum zu ermöglichen.

Diese Aufgabe wird bei dem gattungsgemäßen Computersystem erfindungsgemäß gelöst durch die kennzeichnenden Merkmale des Anspruchs 1.

Das erfindungsgemäße Computersystem eröffnet der virtuellen Speichertechnik ausgedehntere Anwendungsmöglichkeiten. Zu dem Computersystem gehören zumindest eine CPU und andere Datenverarbei­ tungseinrichtungen, wie I/O-Einrichtungen, DMA-Einheiten, ein Systembus usw., die über den virtuellen Adreßbus zur Übertra­ gung virtueller Adreßinformationen an die MMU angeschaltet sind. Der Zugriff auf den virtuellen Adreßbus wird bei der Erfindung durch eine Entscheidungseinrichtung gesteuert, die - wie beispielsweise aus Elektronik, Heft 2, 29. Januar 1982, Seite 93 an sich bekannt - den Buszugriff jeweils nur einer Datenverarbeitungseinrichtung gestattet.

Bei einer bevorzugten Weiterbildung der Erfindung identifi­ ziert die für den Zugriff zum virtuellen Bus ausgewählte DV- Einrichtung den besonderen zur Umsetzung ihrer Adresse zu verwendenden Speicherraum der Speichermanagementeinheit (MMU), indem sie der MMU spezielle Kontextbits zur Bezeichnung des Speicherraums aufgibt.

Der virtuelle Adreßbus teilt Speicheradressen in vorbestimmte reale (direkte) und virtuelle (indirekte) Adressensegmente auf. Die realen Adreßsegmente (niedriger Ordnung) sind direkt mit einem Hauptspeicherfeld (Hauptspeichermatrix) mit Zeilen und Spalten von Steuerleitungen gekoppelt, an deren Schnittpunkten Bitspeicherelemente vorgesehen sind. Während die realen Adreßsegmente direkt zur Adressierung der Zeilen oder Spalten des Hauptspeichers verwendet werden, sind die virtuellen Adreßseg­ mente (höherer Ordnung) zusammen mit den Kontextbits mit einer Speichermanagementeinheit verbunden, die aufgrund der Kontext­ bits feststellt, welcher MMU Raum für die Umwandlung zu ver­ wenden ist und die dann die virtuellen Segmente in reale phy­ sikalische Adressen umsetzt. Die umgewandelten indirekten (virtuellen) Adreßsegmente werden dann zur Adressierung der Spalten bzw. der Zeilen des Hauptspeicherfeldes verwendet, so daß die Zeilen und Spalten des Hauptspeicherfeldes einerseits von den direkten (realen) Adreßsegmenten und andererseits von den umgewandelten indirekten (ursprünglich virtuellen) Adreßseg­ menten gesteuert werden. Die Zeilen und Spalten des Hauptspei­ cherfeldes sind mit Treiberschaltungen verbunden, die den Zugriff zu den Speicherelementen ermöglichen. Eine Zeitgabe­ schaltung ist für die Abtastung (strobing) der Zeilen- und Spaltentreiberschaltungen mit sequentiellen Pulsen vorgesehen. Während die direkten realen Adreßsegmente als erste im Haupt­ speicher ankommen und als erste abgetastet werden, kommen die umgewandelten virtuellen Adreßsegmente wenig später an und werden als zweite abgetastet, wodurch der Zugriff zu den Spei­ cherplätzen im Hauptspeicher ermöglicht wird. Die Zeit zwi­ schen den zwei Abtastimpulsen wird für die Umwandlung der virtuellen Adressen in der MMU verwendet und überlappt sich mit dem Zugriff zum Hauptspeicher, wodurch die Hauptspeicher­ zugriffszeit verringert wird.

Zusätzlich minimiert die Erfindung die Adreßumwandlungszeit der Speichermanagementeinheit, indem sie statische Hochge­ schwindigkeits-RAMs (Direktzugriffspeicher) für den Umwand­ lungsprozeß verwendet und indem sie die gleichen RAM-Adreßlei­ tungen sowohl für die Adreßeingabe als auch für den Zugriff auf die Eingänge der Speichermanagementmittel benutzt, um die Umwandlung zu ändern.

In der Zeichnung ist schematisch ein Ausführungsbeispiel der Erfindung dargestellt. Es zeigt

Fig. 1 ein Blockschaltbild eines Hochgeschwindigkeits­ computerspeichers;

Fig. 2 ein Blockschaltbild einer speziellen Implemen­ tierung der in Fig. 1 dargestellten Speicher­ managementeinrichtung;

Fig. 3 ein Zeitdiagramm, das das Eintreffen der direk­ ten und umgewandelten indirekten Adressensegmen­ te im Hauptspeicher im Verhältnis zu den Zeilen- und Spaltenadreß-Ansteuerimpulsen (strobes) darstellt;

Fig. 4 ein Blockschaltbild eines Computersystems gemäß der Erfindung; und

Fig. 5 eine schematische Darstellung der Anwendung von Kontextbits zur Identifizierung von spezifischen Umwandlungsräu­ men in der MMU.

Es wird ein verbessertes Speichermanagementsystem beschrieben, das besondere Anwendungsmöglichkeiten in Verbindung mit vir­ tuelle Speichertechniken verwendenden Computersystemen eröff­ net. In der folgenden Beschreibung werden zwecks Erläuterung spezifische Speichergrößen, Bitanordnungen, Zahlen, Datenraten usw. angegeben, um die vorliegende Erfindung zu verdeutlichen. Für den Fachmann ist es jedoch klar, daß die vorliegende Er­ findung ohne diese speziellen Details ausgeführt werden kann. Andererseits sind bekannte Schaltungen in Form von Block­ schaltbildern dargestellt, um die vorliegende Erfindung nicht unnötig mit Details zu belasten.

Im folgenden wird auf Fig. 1 Bezug genommen. Eine nicht ge­ zeigte Zentraleinheit (CPU) steht mit dem System der vorlie­ genden Erfindung über einen Adreßbus 12 in Verbindung. Der Bus 12 weist eine Vielzahl von Einzelleitungen auf, die Adressen in Form von Multibitwörtern führen. Typischerweise verwenden Prozessoren Adreßbusse zwischen 16 und 32 Bits, in denen die Bits parallel über individuelle, einen Adreßbus bildende Lei­ tungen oder Drähten übertragen werden. In der vorliegenden Erfindung sind die über den Adreßbus übertragenen Adressen so aufgebaut, daß die Bits niederer Ordnung ein direktes (reales) Adreßsegment für den Hauptspeicher bilden, wobei die Bits niederer Ordnung von dem Adreßbus über Leitung 14 abgetrennt werden. Adreßbits höherer Ordnung bilden ein indirektes (vir­ tuelles) Adreßsegment, das über die Leitung 16 abgenommen und zu einer Speichermanagementeinrichtung 18 übertragen wird. Zum Beispiel können für den Fall einer 24-Bit-Adresse 11 Bits niederer Ordnung die direkte, reale, über die Leitung 14 übertragene Adresse bilden, während 13 Bits höherer Ordnung als indirektes Adreßsegment über die Leitung 16 übertragen werden. Das am höchsten bewertete Bit kann ein über die Steuerleitung 20 übertragenes Kontrollbit sein.

Die Speichermanagementeinheit (MMU) 18 ist eine Direktzu­ griffsspeichereinheit relativ hoher Geschwindigkeit, z. B. ein schneller statischer RAM. Die MMU 18 erhält als Eingangssignal über die Leitung 16 das indirekte virtuelle Adreßsegment, die vom Prozessor gelieferte logische virtuelle Adresse und er­ zeugt als Ausgangssignal auf der Leitung 38 ein umgewandeltes physikalisches (reales) Adreßsegment. Das umgewandelte physi­ kalische Adreßsegment spezifiziert in Verbindung mit dem di­ rekten Adreßsegment niederer Ordnung auf der Leitung 14 den aktuellen physikalischen Platz der gewünschten Daten im Haupt­ speicher.

Der Prozessor weist ein Paar Datenbusse auf, wobei Daten über den Datenbus 22 zum Prozessor und über den Datenbus 24 vom Prozessor fließen. Vom Prozessor geht ebenso eine Schreib­ steuerleitung 26 aus. Von den Datenbussen 22 und 24 und ebenso von der Steuerleitung 26 sind Leitungen abgezweigt, die zur Speichermanagementeinheit 18 und zum Hauptspeicher 28 führen. Zweigleitungen 32, 34 und 36 sind entsprechend mit den Daten­ bussen 22 und 24 und der Schreibsteuerleitung 26 verbunden. Die Zweigleitungen sind mit Treibern 33, 35 und 37 verbunden, die durch Dreiecke mit in Richtung des Datenflusses weisenden Spitzen dargestellt sind. Jeder der Treiber weist einen mit der Steuerleitung 20 verbundenen Freigabeport auf. Die Leitung 32 dient zur Übertragung von Daten von der Speichermanagement­ einheit 18 über den Treiber 33 und den Datenbus 22 zum Prozes­ sor. Vom Prozessor kommende Daten werden über die Leitung 36 und den Treiber 37 zur MMU 18 geleitet. Die Schreibsteuerlei­ tung 26 übermittelt über die Leitung 34 und den Treiber 35 ein Signal zur Speichermanagementeinheit 18, was der MMU 18 ermög­ licht, vom Prozessor über die auch das indirekte virtuelle Adreßsegment führende Leitung 16 übermittelte Daten einzu­ schreiben. Von der MMU 18 über die Leitung 32 ausgegebene Daten werden über die Leitung 38 und den Treiber 39 auch zum Hauptspeicher 28 übertragen. Der Treiber 39 wird durch Anspre­ chen der Leitung 41 durch eine Zeitgabeschaltung 43 freige­ schaltet. Die Zeitgabeschaltung 43 erzeugt Zeilen- und Spal­ tenadreßabtastimpulse (strobes), z. B. Spaltenadreß-Abtastim­ pulse auf der Leitung 41 und dann auf der Leitung 45 und Zei­ lenadreßabtastimpulse auf der Leitung 52 und dann auf der Leitung 54.

Der verwendete Hauptspeicher (Hauptspeicherfeld) 28 weist Zeilen- und Spalten­ steuerleitungen auf an deren Schnittstellen Speicherelemente angeordnet sind. Die Lage der Speicherelemente ist durch Adressen einschließlich der durch die Speichermanagementein­ heit 18 in physikalische Adressen umgewandelten indirekten virtuellen Adreßsegmente, spezifiziert, die über die Leitung 38 und den Treiber 39 zum Hauptspeicher 28 für jede der Zeilen und Spalten des Hauptspeichers ausgegeben werden. Die andere der Zeilen und Spalten erhält über die Leitung 14 und den Treiber 47 ein direktes reales Adreßsegment. Die gleichen Leitungen, die Daten zwischen dem Prozessor und der MMU 18 übermitteln, dienen auch zur Verbindung an den Hauptspeicher 28. Die Datenbusse zu und vom Prozessor, nämlich die Leitungen 22 und 24, sind über die Treiber 53 und 57 an den Hauptspei­ cher 28 angeschlossen. Die Schreibsteuerleitung 26 ist über den Treiber 55 mit dem Hauptspeicher 28 verbunden. Die Treiber 53, 55 und 57 werden durch die Steuerleitung 20 aufgesteuert, die zum Zwecke der Anzeige, welche der beiden Einheiten mit dem Prozessor verbunden ist, zwischen der Speichermanagement­ einheit 18 und dem Hauptspeicher 28 wählen kann.

Die Zeitgabeschaltung 43 erzeugt zwei aufeinanderfolgende Impulse zur Abtastung der Zeilen- und Spaltenadreßleitungen des Hauptspeichers 28. Der Zeilenadreß-Abtastimpuls wird über die Leitung 52 und die Leitung 54 zu den Zeilensteuerleitungen übertragen. Der gleiche Impuls schaltet den Treiber 47 frei, so daß rechtzeitig für den Abtastimpuls Zeilenadressen im Hauptspeicher 28 ankommen. Die auf der Leitung 14 übertragenen direkten (realen) Adreßsegmente werden nicht umgewandelt, so daß bei der Übermittlung der direkten Adreßsegmente vom Pro­ zessor keine Verzögerung auftritt. Der Abtastimpuls für die direkten Adreßsegmente erscheint etwas früher als ein zweiter über die Leitung 41 übertragener Impuls. Der zweite oder ver­ zögerte Impuls dient zur Abtastung der umgewandelten indirek­ ten virtuellen Adreßsegmente. Die von der Speichermanagement­ einrichtung 18 in physikalische Adressen umgewandelten indi­ rekten Adressen kommen etwas später als die umgewandelten indirekten Speicheradressen beim Hauptspeicher 28 an. In Fig. 3 ist die Zeitfolge der vom Hauptspeicher 28 empfangenen Si­ gnale gezeigt. Zum Zwecke der klareren Darstellung wurde das Eintriffen der entsprechenden Adressen und Zeilen/Spalten-Ab­ tastimpulse voneinander getrennt. In der Praxis wurde gefun­ den, daß das Vorhandensein der MMU 18 eine Verzögerungszeit von angenähert 90 µmsec bis zum Anlegen der umgewandelten virtuellen (jetzt physikalischen) Adressen an den Hauptspei­ cher 28 ergibt. Diese Zeitspanne entspricht angenähert der Verzögerungszeit zwischen dem Anlegen der Zeilen- und Spalten­ adreß-Abtastimpulse.

Die in der Speichermanagementeinheit 18 gespeicherte Umwand­ lungstabelle kann durch Einschreiben neuer Daten in die Spei­ chermanagementeinheit geändert werden. Die Steuerleitung 20 dient zur Freigabe oder Wahl des Schreib- und Lesezugriffs für die MMU 18 oder den Hauptspeicher 28, indem einerseits die betreffenden Treiber 33, 35 und 37 oder andererseits die Trei­ ber 53, 55 und 57 freigegeben und gesperrt werden. Ein Ein­ schreiben in die Speichermanagementeinheit 18 wird unter Ver­ wendung der Steuerleitung 26, der Leitung 16 der indirekten virtuellen Segmentadresse und der Steuerleitung 20 vorgenom­ men. Anders ausgedrückt können die gleichen, zuvor zum Lesen der Umwandlungstabelle in der Speichermanagementeinheit 18 verwendeten Adreßleitungen für das Einschreiben einer neuen Tabelle in die MMU 18 verwendet werden.

Im Betrieb wird eine auf den Adreßbus 12 gegebene Adresse, wie vorher beschrieben, in ein direktes (reales) und ein indirek­ tes (virtuelles) Adreßsegment aufgeteilt. Ein direktes Adreß­ segment, z. B. eine Zeilenadresse, wird über die Leitung 14 in den Hauptspeicher 28 eingegeben, während ein indirektes vir­ tuelles Adreßsegment, z. B. eine Spaltenadresse, über die Lei­ tung 16 in die Speichermanagementeinheit 18 eingegeben wird. In der MMU 18, einem relativ schnellen Direktzugriffsspeicher, wird das indirekte virtuelle Adreßsegment in eine reale physi­ kalische Adresse umgewandelt und über die Leitung 38 zum Hauptspeicher 28 übertragen. In dem Hauptspeicher gehen se­ quentielle Zeitgabeimpulse der Zeitgabeschaltung 43 ein, um die Zeilenadressen und die umgewandelten Spaltenadressen se­ quentiell zu den Zeilen- und Spaltensteuerleitungen des Haupt­ speichers 28 auszutasten und so den Zugriff zu den gewünschten Speicherplätzen zu erhalten. Sobald vom Prozessor über die Leitung 12 eine Adresse empfangen und der Zeitgabeschaltung 43 über die Leitung 42 eine gültige Adresse angezeigt wird, er­ zeugt die Zeitgabeschaltung 43 auf der Leitung 52 einen Zei­ lenadreß-Abtastimpuls. Wenn die Speichermanagementeinheit 18 das indirekte Adreßsegment umgewandelt und das neue reale Adreßsegment auf die Leitung 38 gegeben hat, erzeugt die Zeit­ gabeschaltung 43 auf der Leitung 41 einen Spaltenadreß-Ab­ tastimpuls.

Wie in Fig. 2 dargestellt, kann die Speichermanagementeinheit selbst aufgeteilt werden, und es können zwei Stufen von indi­ rekten virtuellen Adressen zur Spezifizierung der gewünschten Lage im Hauptspeicher verwendet werden. Die linke Spalte 62 symbolisiert eine logische Multibitadresse eines Mikroprozes­ sors. Die Erfindung wurde bisher unter Verwendung einer von einem Motorola-Prozessor 68 010 mit einem 24-Bit-Adreßwort gelieferten Adresse realisiert. Es war nicht nötig, alle Adreßleitungen zu verwenden. Vier der Bits im Block 65 werden als von einer anderen Quelle gelieferte Kontext-Bits identifi­ ziert, die zum Schalten zwischen 16 getrennten Teilen der mit unterbrochenen Linien 70 gekennzeichneten Speichermanagement­ einheit dienen. Die vier Kontext-Bits sind über die Leitung 63 mit einem Segmentplan (Segment map) 72 verbunden, der als Direktzugriffsspeicher zur Umsetzung virtueller Logikadressen in auf die Ausgangsleitung 73 gegebene umgewandelte Adressen dient. Das Eingangssignal für den Segmentplan 72 wird von dem indirekten virtuellen Adreßsegment abgeleitet, das durch den Block 64 symbolisiert wird, wobei dieser angibt, welcher der getrennten Teile des Segmentplanes 72 zu benutzen ist. Wenn diese Identifikation durchgeführt ist, kann das indirekte virtuelle Adreßsegment des Blocks 64 umgewandelt werden. Ein direktes reales Adreßsegment wird durch den Block 66 symboli­ siert und direkt über die entweder mit den Zeilen- oder Spal­ ten-Steuerleitungen des Hauptspeichers verbundene Leitung 74 zum Hauptspeicher übertragen.

Wie vorher erwähnt, wandelt der Segmentplan 72 virtuelle lo­ gische Adressen des Blockes 64 in auf die Ausgangsleitung 73 gegebene Adressen um. Zusätzlich können über die Leitung 75 kodierte Datenbits in den Segmentplan 72 eingegeben werden, um den Speicher zu schützen. Zum Beispiel kann über die Leitung 75 eine Lese- oder Schreibdatenanzeige, wie auch andere Schutzcodes, eingegeben werden. Andere Leitungen, wie Leitung 76, können für weitere Schutz- oder Steuermaßnahmen vorgesehen werden. Die Leitungen 75 und 76 werden typischerweise auf Befehl von dem Prozessor gesteuert. Die durch den Segmentplan erzeugte Adres­ se 73 wird auf einen Seitenplan 82 (page map), einen Direktzu­ griffsspeicher, übertragen, der die gleiche oder eine unter­ schiedliche Größe im Vergleich zum Segmentplan 72 haben kann. Die Funktion des Seitenplans 82 besteht darin, die über die Leitung 73 übertragene Adresse aufzunehmen und mit einem zwei­ ten indirekten virtuellen Adreßsegment, symbolisiert durch den Block 67, zu kombinieren, um eine reale physikalische Adresse zu erzeugen und auf die Ausgangsleitung 83 zu geben. Es ist daher zu sehen, daß die Speichermanagementeinheit 70 zwei Stufen von indirekten virtuellen Adressen verwendet, wobei eine erste Stufe, symbolisiert durch den Block 64, auf den Segmentplan 72 und eine zweite Stufe 67 auf den Seitenplan 82 übertragen wird. Beide Stufen stellen lediglich spezifizierte Adreßbits dar, die von einem Adreßwort abgetrennt und direkt zu dem gewünschten Speicherplatz gekoppelt werden. Der Seiten­ plan 82 ist mit Steuerleitungen 85 und 86 versehen, die zu Schutzzwecken, ähnlich den Leitungen 75 und 76, verwendet werden können.

Wenn die Art der auszuführenden Operationen gesichert ist und nicht ausgeführt werden kann, wird die Operation abgebrochen. Zum Beispiel könnte eine Sicherung für NUR-LESEN eingegeben sein und eine Schreiboperation versucht werden. Die Schutzeinrichtung würde die Schreiboperation verhindern. Dieses wird durch Er­ zeugung eines Fehlersignales, das das Durchlaufen des Schreib­ impulses sperrt, erreicht; selbst wenn der Zugriff auf den Hauptspeicher bereits eingeleitet wurde, bleiben die im Haupt­ speicher befindlichen Daten ungeändert.

Das Ausgangssignal des Seitenplans 82 ist ein physikalisches reales Adreßsegment, das über die Leitung 83 entweder mit den nicht mit der Leitung 74 verbundenen Zeilen oder Spalten des Hauptspeichers verbunden ist. Die Leitungen 74 und 83 steuern zusammen die Zeilen und Spalten des Hauptspeichers gemäß Fig. 1. Die die Zeilen- und Spaltenadreß-Abtastimpulse liefernde Zeitgabeschaltung ist nicht gezeigt. Da die Leitung 74 direkt mit dem Hauptspeicher 28 verbunden ist, erreichen die auf dieser Leitung anstehenden Bits den Hauptspeicher etwas früher als das jetzt umgewandelte virtuelle Adreßsegment. Die Zeitga­ beschaltung tastet als erstes das direkte Adreßsegment und als zweites das umgewandelte virtuelle Segment ab, so daß Zeilen- und Spaltenadreßleitungen des Hauptspeichers für den Zugriff spezifizierter Bitspeicherplätze im Hauptspeicherfeld akti­ viert werden.

Einer der Vorteile der vorliegenden Erfindung ist dadurch gegeben, daß durch die Aufteilung der Adressen in direkte reale und indirekte virtuelle Segmente Zeit zum Eingriff auf den Hauptspeicher 28 gespart wird, weil der Zugriff zum Haupt­ speicher bereits beginnt, bevor die virtuellen Speicheradres­ sen durch die Speichermanagementeinheit 18 in physikalische Adressen umgewandelt sind. So ist der Zugriff zum Hauptspei­ cher zeitüberlappt oder "pipe-lined" mit der Umwandlung des indirekten virtuellen Adreßsegmentes. Das direkte reale Adreß­ segment fließt ohne Zeitverlust direkt zum Speicher, während nur das indirekte virtuelle Segment umgewandelt wird. Durch gleichzeitiges Vorsehen einer Hochgeschwindigkeitsmanage­ menteinrichtung, z. B. eines schnellen Direktzugriffsspeichers, kann die Umwandlungszeit minimiert werden, so daß sowohl die direkten als auch die umgewandelten indirekten Adreßsegmente durch nur leicht gegeneinander versetzte Zeitpulse in den Speicher getastet werden können.

Unter Bezugnahme auf Fig. 4 wird die vorliegende Erfindung in Verbindung mit Systemen mit mehreren Datenverarbeitungsein­ richtungen, die virtuelle Adreßverfahren benutzen, erläutert. Das System weist eine Speichermanagementeinheit (MMU) 100 auf, die der erläuterten und unter Bezugnahme auf die Fig. 1 und 2 beschriebenen ähnlich ist. Die MMU 100 ist, wie dargestellt, über virtuelle Adreßleitungen 104 mit einem "virtuellen" Adreßbus 102 verbunden, der in dem vorliegenden bevorzugten Ausführungsbeispiel eine Mehrzahl von Adressen in Form von Multibitwörtern führenden Einzelleitungen aufweist. Eine Mehr­ zahl von Datenverarbeitungseinrichtungen, wie z. B. eine CPU 106, ein Plattenschnittstellensteuergerät 108 und eine Netz­ werkschnittstelle 110 können mit dem virtuellen Bus 102 gekop­ pelt sein. Die Netzschnittstelle 110 kann beispielsweise einen begrenzten Netzbereich, wie "Ethernet", "DECnet" o. dgl. mit der Erfindung verbinden. Zusätzlich ist, wie dargestellt, ein mit "realen" physikalischen Adressen arbeitender Systembus 120 für die Verbindung einer Mehrzahl (0 bis N + 1) Systembusein­ richtungen 122 derart vorgesehen, daß der Systembus 120 über die Systembusschnittstelle 125 mit dem virtuellen Bus 102 verbunden ist. Wie beschrieben werden wird, betrachtet die MMU 100 den Systembus 120 mit allen mit ihm verbundenen Systembus­ einrichtungen 122 als eine einzige Datenverarbeitungseinrich­ tung, die einen Bereich von vorbestimmten virtuellen Adressen verwendet.

Die MMU 100 ist durch physikalische Adreßleitungen 130 mit dem physikalischen Adreßbus 140 verbunden. Ein Hauptspeicher 128 ist durch den physikalischen Adreßbus 140 mit der MMU 100 verbunden, so daß, wie unter Bezugnahme auf die Fig. 1, 2 und 3 vorher beschrieben, die MMU 100 ein aus einer virtuellen Adresse in ein reales Adreßsegment umgewandeltes indirektes Adreßsegment an den Hauptspeicher 128 ausgibt. Ähnlich werden, wie vorher erläutert, auf dem virtuellen Adreßbus 102 anste­ hende, direkte (reale) Adreßsegmente unter Umgehung der MMU 100 direkt an den Hauptspeicher 128 angelegt. Die MMU 100 ist ferner über den physikalischen Adreßbus 140 mit verschiedenen Datenverarbeitungsbetriebsmitteln verbunden. Diese umfassen Eingabe/Ausgabe- (I/O) Einrichtungen, denen einige physika­ lische Adreßräume zugeordnet sind, die allgemein einen von den Datenverarbeitungseinrichtungen, wie der CPU 106, dem Netzwerk 110 o. dgl. zugreifbaren Bereich physikalischer Adressen auf­ weisen. Es ist klar, daß das in Fig. 4 dargestellte System lediglich den Fluß der Adressen und Befehle zwischen den Da­ tenverarbeitungseinrichtungen sowohl auf den virtuellen als auch auf den realen Abschnitten des Systems darstellt und daß andere für den Betrieb des Systems erforderliche Leitungen, wie z. B. Daten- und Steuerleitungen, um die Übersichtlichkeit zu wahren, nicht dargestellt wurden.

Wie in Fig. 4 gezeigt, greifen die Datenverarbeitungseinrich­ tungen, wie die CPU 106, die Plattensteuereinrichtung 108 oder die Systembuseinrichtung 122 durch Erzeugung einer indirekte und direkte Adreßsegmente enthaltenden virtuellen Adresse auf dem virtuellen Bus 102 zum Hauptspeicher 128 und/oder zu den I/O-Adreßräumen zu. Es ist eine mit jeder Datenverarbeitungs­ einrichtung und jeder Schnittstelle verbundene Entscheidungs­ einrichtung 150 vorgesehen, um den Zugriff zum virtuellen Bus 102 zuzuordnen und sicherzustellen, daß jeweils nur eine Da­ tenverarbeitungseinrichtung den virtuellen Bus 102 belegen und benutzen kann, wodurch eine Mehrdeutigkeit und ein Chaos ver­ hindert werden. Die spezielle Implementierung der Entschei­ dungseinrichtung 150 kann verschiedene Entscheidungsprotokolle bekannter Art benutzen, um die Verwendung des virtuellen Busses 102 angemessen oder selektiv zuzuordnen. Der Systembus 120 wird für MMU 100 Operationen so angesehen, als wiese er eine einzige Einrichtung mit einem Bereich virtueller Adreß­ räume auf, die den mit dem Systembus 120 verbundenen verschie­ denen Systembuseinrichtungen 122 untergeordnet sind.

Im folgenden wird auf Fig. 5 Bezug genommen. Eine Datenver­ arbeitungseinrichtung, z. B. eine Plattenschnittstelle 108, sucht beispielsweise zu im Hauptspeicher 128 gespeicherten Daten zuzugreifen und gibt eine ein indirektes (virtuelles) Adreßsegment und ein direktes (reales) Adreßsegment enthal­ tende Adresse auf den virtuellen Bus 102, nachdem sie über die Entscheidungseinrichtung 150 auf den Bus 102 Zugriff erhalten hat. Wie dargestellt, enthält die durch die Plattenschnitt­ stelle 108 (oder eine andere Richtung) gelieferte Adreßin­ formation Kontext-Bits 160, die einen einzigen vorher zugeord­ neten virtuellen Adreßraum innerhalb des Segmentplans 165 identifizieren. Dieser entspricht den umzuwandelnden Daten, die benötigt werden, um die virtuelle Adreßinformation der Plattenschnittstelle 108 in ein vom Hauptspeicher 128 verwend­ bares physikalisches Adreßsegment umzuwandeln. Wie gezeigt, weist der Segmentplan 165 vorgegebene Umwandlungsräume für jede mit dem virtuellen Bus 102 verbundene Datenverarbeitungseinrichtung auf, wie CPU Systemraum 166, CPU Benutzerräume 167 und 168, sowie Plattenschnittstellenraum 170 und den Netzwerkraum 172. Jeder dieser Adreßplätze innerhalb des Segmentplans 165 weist die notwendige Information zur geeigneten Umsetzung virtueller Adreßsegmente 176 auf, die durch die entsprechende Datenver­ arbeitungseinrichtung mit dem virtuellen Bus 102 verbunden sind. Wie unter Bezugnahme auf die Fig. 1 und 2 beschrieben wurde, wird ein zweites virtuelles Adreßsegment 178 nach der Kombination mit dem Ausgangssignal des Segmentplanes 165 mit einem Seitenplan 182 verbunden. Wie gezeigt, wird ein reales Adreßsegment 186 unter Umgehung der MMU 100 von dem physika­ lischen Adreßbus 140 direkt mit dem Hauptspeicher 128 oder einer anderen Einrichtung verbunden.

Im Betrieb ist die CPU 106 sowohl dem Systemraum 166 als auch einer Mehrzahl von Benutzerräumen, wie 167 und 168 zugeordnet, um sowohl die Umsetzung von virtuellen Adressen des Betriebs­ systems als auch von der Anwendersoftware zugeordneten vir­ tuellen Adressen zu ermöglichen. In dem vorliegenden Ausfüh­ rungsbeispiel ist jeder Adreßraum, wie der DMA Plattenschnitt­ stellenraum 170 von Null bis zu einem vorbestimmten gewissen Bereich adressiert, und der Raum wird zu Beginn durch den Inhalt der Kontext-Bits 160 identifiziert. Für einen Fachmann ist es klar, daß die Verwendung von Kontext-Bits 160 nicht immer erforderlich ist. Zum Beispiel ist es möglich, innerhalb der MMU 100 virtuelle Speicheradreßräume derart festzulegen, daß jede Datenverarbeitungseinheit, wie die CPU 106, die Sy­ stembusschnittstelle 125 und dergleichen einem speziellen virtuellen Adreßplatz zugeordnet ist. Zum Beispiel können der Plattenschnittstelle 108 zugeordnete virtuelle Adreßplätze innerhalb der MMU 100 die notwendigen Informationen zur geeig­ neten Umsetzung virtueller Adressen innerhalb eines für die Plattenschnittstelle vorgegebenen Bereiches aufweisen. Es wurde gefunden, daß die Verwendung von Kontext-Bits eine effi­ zientere Ausnutzung von mit dem virtuellen Bus 120 verbundenen Datenverarbeitungsbetriebsmitteln erlaubt, da Adressen inner­ halb jedes definierten Raumes des Segmentplans 165 gemäß den Adreßanforderungen der speziellen Datenverarbeitungseinrich­ tung zugeordnet werden können.

Obwohl jede Datenverarbeitungseinrichtung, wie die Netzwerk­ schnittstelle 110 ein Kontext-Bitregister aufweisen kann, so daß die Netzwerkschnittstelle 110 betreffende Kontext-Bits zur Übermittlung zur MMU 100 an den virtuellen Bus 102 angelegt werden können, kann auch ein einziges Kontext-Register von allen mit dem virtuellen Bus 102 verbundenen Datenverarbei­ tungseinrichtungen verwendet werden. In diesem Fall werden die Inhalte der Kontext-Bits zyklisch selektiv geändert, um die speziellen, eine virtuelle Adreßinformation innerhalb der MMU 100 enthaltenden Datenverarbeitungseinrichtungen zu berück­ sichtigen. Eine andere Implementierung der vorliegenden Erfin­ dung braucht nur zwei Kontext-Register zu verwenden, eines für die Systemanwendung und eines für die Benutzeranwendung, wobei sowohl für die CPU 106 als auch alle anderen Datenverarbei­ tungseinrichtungen, wie die DMA Plattenschnittstelle 108, die Netzwerkschnittstelle 100 und die Systembusschnittstelle 125 Systemraum vorgegeben ist.

Wie bei dem in Fig. 2 beschriebenen Ausführungsbeispiel können kodierte Datenbits zum Speicherschutz über die Leitungen 75 und/oder 76 nach Bedarf in den Segmentplan 165 eingegeben werden. Ähnlich können Leitungen 85 und 86 beim Seitenplan 182 für die Datensicherung vorgesehen sein. Wenn die Art der durchzuführenden Operation geschützt ist, können verschiedene bekannte Schutzroutinen zur Sicherung der Daten verwendet werden.

Es sei z. B. angenommen, daß eine mit dem Systembus 120 verbun­ dene Systembuseinrichtung 122 zum Hauptspeicher 128 oder an­ dere mit dem physikalischen Adreßbus 140 verbundene physika­ lische Adreßräume zugreifen will. Die spezielle Systembusein­ richtung verbindet die auf dem Systembus anstehende "vir­ tuelle" Adresse (sowohl direkte als indirekte Adreßsegmente) mit der Systembusschnittstelle 125. Nach Erhalt der virtuellen Adresse von der Einrichtung 122 fordert die Schnittstelle 125 von der Entscheidungseinrichtung 150 Zugriff auf den vir­ tuellen Bus 102. Wie oben festgestellt, wird die Systembus­ schnittstelle 125 sowohl von der Entscheidungseinrichtung 150 als auch von der MMU 100 einfach als andere, mit dem vir­ tuellen Bus 102 verbundene Datenverarbeitungseinrichtung ange­ sehen.

Wenn die Systembusschnittstelle 125 Zugriff auf den virtuellen Bus 102 erhält, legt sie die durch die Systembuseinrichtung 122 gelieferte Adreßinformation an die MMU 100 an. Direkte (reale) Adreßsegmente werden abgetrennt und, wie beschrieben wurde, direkt zum Hauptspeicher 28 übertragen, während die virtuellen Adreßsegmente zusammen mit den Kontext-Bits 160 über virtuelle Adreßleitungen 104 zur MMU 100 übertragen wer­ den.

Wie in Fig. 5 dargestellt, identifizieren die Kontext-Bits 160 einen speziellen Adreßraum (Umwandlungsraum) innerhalb der MMU 100, der Umwandlungsdaten für die Umwandlung von virtuellen Systembus­ adressen in physikalische Adressen enthält. In der Praxis ist der dem Systembus 120 zugeordnete Adreßraum innerhalb des Segmentplanes 165 der MMU 100 in eine Mehrzahl von Bereichen unterteilt, wobei jeder Bereich spezielle Umwandlungsdaten für jede einzelne Einrichtung 122 enthält. Demgemäß entspricht die durch den Inhalt der Kontext-Bits 160 identifizierte Adresse einem Unterteilungsbereich für die Umsetzung virtueller Adres­ sen, die einer speziellen Buseinrichtung 122 zugeordnet sind. Nachdem die Umwandlung stattgefunden hat, wird das jetzt phy­ sikalische Adreßsegment an die physikalischen Adreßleitungen 130 angelegt und zusammen mit dem vorher übertragenen direkten (realen) Adreßsegment 186 zum Hauptspeicher 128 (oder einer anderen Einrichtung) gekoppelt.

Es wurde ein verbessertes Speichermanagementsystem beschrie­ ben, das besondere Anwendungsmöglichkeiten in mit virtueller Speichertechnik arbeitenden Computersystemen eröffnet. Obwohl die MMU mit einem Segmentplan 165 und einem Seitenplan 182 dargestellt und beschrieben wurde, ist klar, daß die vorlie­ gende Erfindung auch angewandt werden kann, wenn ein einziger Plan für die Umwandlung virtueller Adreßsegmente in physika­ lische Adreßsegmente verwendet wird.

Claims (12)

1. Computersystem mit Adreßumwandlung, bei dem mehrere Datenverarbeitungseinrichtungen (106, 108, 110, 125) zur Über­ tragung von Speicheradressen mit einem virtuellen Adreßbus (102) selektiv verbindbar sind, wobei der Adreßbus (102) Mit­ tel zur Aufteilung der Speicheradressen in direkte (186) und indirekte (176, 178) Adreßsegmente aufweist,
bei dem ferner eine Speichermanagementeinheit (18; 70; 100) vorgesehen ist, die auf Eingangsleitungen (104) die in­ direkten Segmente (176, 178) der Speicheradresse erhält, ein indirektes Adreßsegment (176, 178) aus einer logischen Adres­ se, spezifiziert durch eine der Datenverarbeitungseinrichtungen (106, 108, 110, 125), in eine physikalische Adresse umwandelt und einen Ausgang über physikalische Adreßleitungen (130) hat,
und bei dem ein physikalischer Adreßbus (140) mit der Speichermanagementeinheit (100) und mit wenigstens einem eine Mehrzahl von physikalischen Adressen aufweisenden Datenver­ arbeitungsbetriebsmittel verbunden ist,
dadurch gekennzeichnet,
daß eine Entscheidungseinrichtung (150) mit den Datenver­ arbeitungseinrichtungen (106, 108, 110, 125) verbunden ist und letztere (106, 108, 110, 125) derart selektiv mit dem vir­ tuellen Adreßbus (102) koppelt, daß jeweils nur eine der Da­ tenverarbeitungseinrichtungen eine Speicheradresse an den virtuellen Bus (102) anlegt; und
daß das datenverarbeitende Betriebsmittel einen Haupt­ speicher (28) mit Zeilen- und Spaltensteuerleitungen und an den Kreuzungspunkten der Zeilen- und Spaltensteuerleitungen lie­ genden Speicherelementen aufweist, wobei der Platz der Speicherelemente durch umgewandelte indirekte Adreßsegmente und direkte Adreßsegmente bezeichnet ist und wobei die Zeilen- und Spaltensteuerleitungen so geschaltet sind, daß die einen mit dem direkten Segment der Speicheradresse und die anderen mit dem umgewandelten indirekten Teil der Adresse auf den physikalischen Adreß­ leitungen angesteuert werden,
wobei die Anordnung so getroffen ist, daß eine Datenver­ arbeitungseinrichtung (106, 108, 110, 125) mit hoher Geschwin­ digkeit zum Datenverarbeitungsbetriebsmittel zugreifen kann, indem ein direktes Adreßsegment (186) direkt und ein indirektes Adreßsegment (176, 178) umgewandelt zum Betriebsmittel geleitet werden, wobei ein physikalischer Adreßraum definiert wird.

2. Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Speichermanagementeinheit (100) eine Mehrzahl von Umwandlungsräumen aufweist, von denen wenigstens einer jeder Datenverarbeitungseinrichtung (106, 108, 110, 125) derart zugeordnet ist, daß jedes der indirekten Adreßsegmente (176, 178) auf einen speziellen, Umwandlungsdaten für die Umwandlung eines indirekten Adreßsegmentes in eine physikalische Adresse enthaltenden Umwandlungsraum (165 . . . 172) gerichtet ist.

3. Computersystem nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß das indirekte Adreßsegment die spezielle Adresse desjenigen Umwandlungsraumes (165 . . . 172) definierende Kon­ text-Bit (160) enthält, welcher (165 . . . 172) der das indi­ rekte Adreßsegment (176, 178) liefernden Datenver­ arbeitungseinrichtung (106, 108, 110, 125) zugeordnet ist.

4. Computersystem nach Anspruch 3, dadurch gekennzeichnet, daß die speziellen Kontext-Bits (160) in einem mit dem vir­ tuellen Bus (102) verbundenen Kontext-Register gespeichert sind, dessen Inhalt aktualisiert wird, wenn eine andere Daten­ verarbeitungseinrichtung Zugriff auf den virtuellen Bus (102) erhält.

5. Computersystem nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eines der datenverarbeitenden Betriebsmit­ tel eine Zeitgabeschaltung (43) zur Abtastung der Zeilen- und Spaltenadreßleitungen des Hauptspeichers (28) aufweist, wobei ein Abtastimpuls für das direkte Adreßsegment kurz vor dem Abtastimpuls für das umgewandelte indirekte Adreßsegment erscheint und wobei die Abtastimpulse die Verwendung von umgesetzten indirekten und direkten Adreßseg­ menten zur Spezifizierung von Speicherräumen im Hauptspeicher­ feld veranlassen.

6. Computersystem nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine der Datenverarbeitungseinrichtungen eine Systembusschnittstelle (125) aufweist, die einen eine Mehrzahl von physikalischen Adressen führenden Systembus (120) mit der Speichermanagementeinheit (18; 70; 100) über den vir­ tuellen Bus (102) koppelt.

7. Computersystem nach Anspruch 6, dadurch gekennzeichnet, daß der Systembus (120) mit mehreren Systembuseinrichtungen (122) gekoppelt ist und daß jeder der Systembuseinrichtungen (122) eine Teilmenge der dem Systembus (120) zugewiesenen vir­ tuellen Adressen zugeordnet ist.

8. Computersystem nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die Speichermanagementeinheit (18; 70; 100) in eine Segmentplaneinrichtung (72) und eine Seitenplan­ einrichtung (82) unterteilt ist, daß die Segmentplaneinrich­ tung (72) so geschaltet ist, daß sie ein erstes indirektes Adreßsegment erhält und eine an die Seitenplaneinrichtung (82) angelegte Zwischenadresse erzeugt, daß die Seitenplaneinrich­ tung (82) so geschaltet ist, daß sie ein zweites indirektes Adreßsegment erhält und die Zwischenadresse und das zweite indi­ rekte Adreßsegment in eine physikalische Adresse umwandelt, und daß die Segmentplaneinrichtung (72) die Mehrzahl von durch Kon­ text-Bits identifizierbaren Umwandlungsräumen enthält.

9. Computersystem nach Anspruch 8, dadurch gekennzeichnet, daß die Segmentplaneinrichtung (72) eine Eingangs-Schutzein­ richtung (75, 76) zur Festlegung von Bedingungen für den Da­ tenzugriff aufweist.

10. Computersystem nach Anspruch 8 oder 9, dadurch gekenn­ zeichnet, daß die Seitenplaneinrichtung (82) eine Eingangs- Schutzeinrichtung (85, 86) zur Festlegung von Bedingungen für den Datenzugriff aufweist.

11. Computersystem nach einem der Ansprüche 8 bis 10, da­ durch gekennzeichnet, daß mit der Speichermanagementeinheit (18; 70; 100) eine Schreib-Freigabesteuerleitung (26) verbun­ den ist, die die Eingabeleitungen (16; 104) der indirekten Adreß­ segmente sowohl für das Lesen als auch das Schreiben der Daten aus der und in die Speichermanagementeinheit (18; 70; 100) verwendet.

12. Computersystem nach einem der Ansprüche 1 bis 11, da­ durch gekennzeichnet, daß für die Speichermanagementeinheit (18; 70; 100) ein Hochgeschwindigkeitsspeicherfeld im Form eines statischen Direktzugriffsspeichers vorgesehen ist und der Hauptspeicher (28) als dynamischer Direktzugriffsspeicher ausgebildet sind.