DE3038639C2 - Anordnung zur Datenübertragung zwischen einer Zentraleinheit und n E/A-Einheiten - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung /ur Datenübertragung zwischen einer Zentraleinheit und η E/A-Einheiten gemäß Oberbegriff des Anspruchs 1.

Eine derartige Anordnung ist bekannt aus »Elektroniker« Nr. 5/177, Seiten EL 7/EL 15. In dieser Litern-

turstclle sind verschiedene Möglichkeiten zur Gestaltung eines Systems angegeben. Speziell ist in Bild 3.15 auf Seite EI 15 dieser Literaturstelle ein System dargestellt, welches einen Taktbus, einen Befehlsbus, einen Adreßbus und einen mehrere Leiter umfassenden Datenbus zur parallelen Übertragung jeweils mehrere Bits umfassender Wörter aufweist. Der Bus ist ein sogenannter bidirektionaler Bus, an dessen einem Ende die Zentraleinheit angeschlossen ist, während die E/AEinheiten ar> verschiedenen Stellen des Busses angeschlossen sind. Zum Senden von Daten gibt die Zentraleinheit unter Steuerung von auf den Taktbus übertragenen Taktsignalen eine Adresse auf den Adreßbus, die in jeder E/A-Einheit mit der jeweiligen Adresse der E/A-Einheit verglichen wird. Die angesprochene E/A-Einheit gibt dann nach Maßgabe des über den Befehlsbus gegebenen Schreibbefehls oder Lesebefehls Daten auf den Bus, weiche von der Zentraleinheit empfangen werden, oder empfängt durch die Zenraleinheit auf den Bus gegebene Daten. Um die Anzahl der Bits der Datensignale oder die Anzahl der Bits eines AdrcÜsignals zu erhöhen, weil die gesamte Anordnung beispielsweise um einige E/A-Einheiten βπ,-aitert wird, muß die Anzahl von Leitern des Busses erhöht werden. Da es sich bei der bekannten Anordnung um einen sogenannten bidirektionalen Bus handelt, müssen mögliche Fehlanpassungen in der Verbindung zwischen dem Bus und jeder E/A-Einheit berücksichtigt werden. Es können nämlich reflektierende Wellen erzeugt werden, die eine Störung der übertragenen Daten bewirken. Solche Fehler haufen sich mit dem Ansteigen der Zahl angeschlossener E/A-Einheiten, und die Fehler werden um so stärker spürbar, desto größer die Übertragungsgeschwindigkeit der Daten ist. Wenn die gesamte Anordnung in üblicher Weise für das später mögliche Anschließen weiterer E/A-Einheiten ausgelegt ist, so müssen die dann im ungünstigsten Fall auftretenden Signalverzögerungen berücksichtigt werden. Sind z. B. nur relativ wenige E/A-Einheiten an den Bus angeschlossen, soll aber die Möglichkeit offen bleiben, weitere E/A-liinheiten anzuschließen, was mit einer Verlängerung des Signalübertragungswegs einhergeht, so müssen die dann später vorhandenen, langen Signalübertragungswege berücksichtigt werden, d. h., bei einem relativ »kleinen System« ist die Datenübertragungsgeschwindigkeit an sich unnötig niedrig.

Auf den Seiten EL 13 und EL 14 ist in der genannten Druckschrift unter der Überschrift »Unidirektionale Bussysteme« in Übereinstimmung mit dem Oberbegriff des Anspruchs 1 ein Einwegübertragungsbus beschrieben, bei dem jedes angeschlossene Gerät, z. B. jedes E/A-Gerät, ein Eingabetor und ein Ausgabetor enthält, wobei das Ausgabetor an einen Schreibbus und das Eingabetor an einen Lesebus angeschlossen ist. Der Begriff Einwegübertragungsbus ist insofern bei diesem bekannten System gerechtfertigt, als die Signale auf dem Schreibbus und die Signale auf dem Lesebus jeweils nur in eine Richtung übertragen werden. Allerdings benötigt das bekannte System zwei separate Busse. Wenn beispielsweise Parallelwörter zu 8 Bits übertragen werden sollen, sind außer den Steuer- und Adreßleitungen allein 16 Datenleitungen notwendig.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art anzugeben, die einerseits eine hohe Übertragungsgeschwindigkeit erlaubt, andererseits aber nur relativ wenig Busleitun· gen und entsprechend wenig Treiber benötigt. Die Anordnung soll darübet hinaus eine große Flexibilität in dem Sinne aufweisen, daß z. B. das Format der übertragenen Signale, z. B. Adressensignale und Datensignal, geändert werden kann, ohne daß hierzu der Bus geändert werden müßte.
Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 angegebenen Merkmale gelöst. Weitere Ausgestaltungen der Datenübertragungsanordnung sind in den Unteransprüchen gekennzeichnet.

Im Gegensatz zu der eingangs beschriebenen bekann-

ten Anordnung werden die Datenleitungen zum Übertragen von drei verschiedenen Signalarten benutzt, nämlich von Steuerbefehlen, Adressen und Daten. Diese Signale werden zeitlich aufeinanderfolgend übertragen, wobei die Signale auf den Markierungsleitungen angeben, d. h. »markieren«, ob es sich bei den jeweils übertragenen Signalen um einen Steuerbefehl, eine Adresse oder Daten handelt. Im Gegensatz zu der bekannten Anordnung überträgt der in Schleifenform angeordnete Bus die Signale auf den einzelnen Leitungen immer Ln einer Richtung. Hierdurch können Störungen der Signale weitestgehenr' vermieden werden. Wenn nur relativ wenige E/A-Eic!ie>ten an den Bus angeschlossen sind, können die Signale relativ kurz sein. d. h., die Taktfrequenz kann relativ hoch sein.

Werden nachträglich zusätzliche E/A-Einheiten an den Bus angeschlossen, so daß die Übertragungswege länger werden, so kann diesem Umstand durch entsprechende Veränderung der Takt- und Signalzeiten Rechnung getragen werden. Es kann also stets mit maximal möglieher Übertragungsgeschwindigkeit gearbeitet werden. Es ist zwar bereits bekannt, beispielsweise eine einzige Datenleitung sowohl zum Übertragen von Daten als auch zum Übertragen von Adressen zu verwenden (siehe beispielsweise Bild 3.13 auf Seite EL 15 der erwähnten Druckschrift »Elektroniker«), jedoch ist dort die Länge der zu übertragenden Adressen- und Datensignale fest vorgegeben, so daß es nicht möglich ist, das Format dieser Signale ohne relativ aufwendige Maßnahmen zu ändern. Außerdem handelt es sich bei diesen Bussystemen um bidirektionale Systeme, die die oben geschilderten Nachteile aufweisen.

Aus der DE-AS 21 08 835 ist eine Anordnung zur Datenübertragung zwischen einer Zentraleinheit und mehrere E/A-Einheiten bekannt, bei der der Sender einer zentralen Steuereinheit mit dem Empfänger der Endstellen-Steuereinheit einer ersten E/A-Einheit verbunden, der Sender dieser Endstellen-Steuereinheit mit dem Empfänger der Endstellen-Steuereinheit einer zweiten E/A-Einheit usw. verbunden ist. während der

so Sender der Endstellen-Steuereinheit einer letzten E/AEinheit mit dem Empfänger der zentralen Steuereinheit verbunden ist, so daß die E/A-Einheiten eine Schleife bilden. Bei dieser Da'enübertragungsanordnung werden sämtliche Signale über eine Ein-Bit-Leitung über-

tragen, so daß für die Übertragung einer bestimmten Datenmenge seh« viel Zeit beansprucht wird. Diesem Stand der Technik konnte also kein Hinweis auf das erfindungsgemäße Merkmal entnommen werden, Markierungsleitungen vorzusehen, auf denen Markierungssignale übertragen werden, die festlegen, um welche Art von Daten es sich bei den gerade über die Datenleitungen übertragenen Signalen handelt.

Aus Fall Joint Computer Conference, 1972, S. 719-732 sind verschiedene Busstrukturen und deren spezielle Eigenschaften bekannt. Insbesondere ist unter dem Stichwort »Semisynchroner Betrieb« beschrieben, wie eine relativ langsame Signalquelle ein Zeitsteuersignal abgibt, aufgrund dessen eine schnellere Signal-

quelle Daten zu der langsameren Signalquelle überträgt. Die langsamere Signalquelle kann als Taktgeber angesehen werden. Im Gegensatz dazu wird in dem erfindungsgemäßen System das Taktsignal jedoch von der Zentraleinheit erzeugt, so daß das Taktsignal dauernd über den Bus gesendet wird.

In Elektronik 1975, Heft 4, Bd. 24, Seiten 72 bis 78, sind die Besonderheiten des sogenannten IEC-Bus beschrieben. Bei diesem Bus erfolgt ebenfalls eine Mehrfachauinutzung von bestimmten Leitungen. Zur byte-paralleten Übertragung von Daten und Adressen werden mehrere Busleitungen und eine einzelne Steuerleitung zur Übertragung eines Steuersignals vorgesehen. Die Übertragung eines logischen Signals »H« kennzeichnet Adressen, ein logisches Signal »L« kennzeichnet Daten. Nach Beendigung des »H«-Pegels auf der Steuerleitung erfolgt der Start der Daten. Allerdings kann man üblicherweise nicht davon ausgehen, daß zwischen jeweils zwei Adreßsignalen ohne Pause Daten übertragen werden. In der Praxis liegen zwischen einzelnen Ubertragungsvorgängen Ruhepausen. Mit dem in dieser Druckschrift beschriebenen System ist es nicht möglich, durch ein über die Steuerleitung übertragenes Steuersignal anzugeben, daß eine Datenübertragung beendet ist und eine Pause anschließt. Im Gegen- satz dazu ermöglicht die Erfindung durch mehrere Markierungsleitungen, von denen jede eine besondere Funktion hat. den exakten Start und den exakten Endpunkt der Übertragung von Daten, Adressen oder Steuerbefehlen zu kennzeichnen. Dies ist bei der Einrich- tung nach der letztgenannten Druckschrift nicht möglich.

Im folgenden werden Ausführungsbeispiele anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Blockdiagramm einer Ausführungsform einer Anordnung zur Datenübertragung zwischen einer Zentraleinheit und η E/A-Einheiten,

Fig. 2 eine teilweise in Blockform dargestellte Schaltungsskizze eines E/A-Geräts mit Schnittstelle,

Fig. 3 ein Impulsdiagramm zur Erläuterung der Arbeitsweise der erfindungsgemäßen Datenübertragungs-Anordnung.

Fig. 4 ein Blockdiagramm eines Teils eines E/A-Geräts der erfindungsgemäßen Datenübertragungs-Anordnung.

Fig. 5 eine Skizze einer zum Lesen von Daten dienenden Schaltung in einem E/A-Gerät einer erfindungsgemäßen Datenübertragungs-Anordnung,

Fig. 6 eine Schaltungsskizze einer in der Zentraleinheit der Datenübertragungs-Anordnung enthaltenen Schaltung zum Senden von Signalen über den Einwegübertragungsbus, und

Fig. 7 eine weitere Ausführungsform einer Schnittstelle einer Datenübertragungs-Anordnung.

Fig. 1 zeigt den Aufbau eines Ausfühningsbeispiels einer erfindungsgemäßen Datenübertragungs-Anordnung. An eine Zentraleinheit (CPU) 1 mit einem Ausgabetor la und einem Eingangstor \b ist eine Reihe von Eingabe/Ausgabe-Einheiten (E/A-Einheiten) la bis If über einen Bus 13 angeschlossen.

Die E/A-Einheiten 2a bis 2/besitzen jeweils ein Eingabetor 14 und ein Ausgabetor 15. Das Ausgabetor 15 jeder E/A-Einheit ist über den Bus 13 an das Eingangstor 14 der E/A-Einheit der nächsten Stufe angeschlossen. Folglich sind die E/A-Einheiten la bis 2/über den Bus 13 kaskadenförmig aneinandergeschaltet. und die Kaskadenverbindung stellt einen Einwegbus dar. An das Ausgangstor la und das Eingangstor Vb der CPU I ist ein Eingangsanschluß 13a bzw. ein Ausgangsanschluß 13fr des Einwegbusses angeschlossen.

Fig. 2 zeigt die interne Ausgestaltung einer Ii/Λ-Schnittstelle 4 jeder der E/A-Einheiten la bis If. Die E/A-Schnittstelle 4 besitzt ein Eingabetor 14 sowie ein Ausgabetor 15, die an den Bus 13 angeschlossen sind. In diesem Beispiel setzt sich der Bus 13 aus einer Taktleitung L_x, Markierungsleitungen L₂ bis L₄, einer Antwortsignalleitung L₅ sowie acht Datenleitungen L₁, bis L₁₃ zusammen.

Die Taktleitung L₁ überträgt ein Taktimpulssignal Pa, wie es in Fig. 3A gezeigt ist; die Markicrungsleitung L₂ überträgt ein Befehlskennzeichnungssignal Pb, wie es in Fig. 3B gezeigt ist; die Markierungsleitung L_x überträgt ein Adreßkennzeichnungssignal Pc, wie es in Fig. 3C dargestellt ist; die Markierungsleitung L₄ überträgt ein Datenkennzeichnungssignal Pd, wie es in Fig. 3D dargestellt ist; und die Antwortsignalleitung L_s überträgt ein Antwortsignal Pe, wie es Fig. 3Ii zeigt, von einer bezeichneten E/A-Einheit an die CPIi i.

Die acht Datenleitungen L_n bis L₁₁ übertragen aufeinanderfolgend in zeitlich verzahnter Weise ein Steuerbefehlssignal CB, ein Adreß-Signal A_n und ein Datensignal Dj, wie in Fig. 3F gezeigt ist. Die Signale Pb, Pc und Pd geben an, welches der Signale CH, A_n und L\ auf den Datenleitungen L₆ bis L_n geliefert wird, und sie werden über die Markierungsleitungen L₁, /., und L₄ gesendet. Ausgangsklemmen der Empfänger R des EingabetoT!.- 14 sind jeweils an einen Eingangsanschiuli eines der Treiber D des Ausgabetors 15 angeschlossen. Von den Leitungen L₁ bis L₄ werden das Taktsignal Pa, das Befehlskennzeichnungssignal Pb, das Adreßkennzeichnungssignal Pc und das Datenkennzeichnungssignal Pd jeweils an das E/A-Gerät 2 gelegt. Von den Datenleitungen L₆ bis L₁₁ werden das Steuerbefehlssignal CB, das Adreß-Signal Zt₀ und das Datensignal /), an das E/A-Gerät 2 gelegt. Die Antwortsignalleitung L< weist είπε bezüglich der anderen Leitungen umgekehrte Übertragungsrichtung auf. Zwischen den Empfängern R und den Treibern D sind an die Markierungsleitung L₄, die Antwortsignalleitung L₅ und die Datenleitungen L₆ bis L₁₃ jeweils ODER-Glieder 30,31 und 32 geschaltet, durch die das Datenkennzeichnungssignal Pd. das Antwortsignal Pe und das Datensignal D_s von dem E/A-Gerät 2 auf die Markierungsleitung L₄, die Antwortsignalleitung L₅. bzw. die Datenleitungen /.,, his L₁₁ gegeben werden.

Fig. 4 zeigt einen Teil des E/A-Geräts 2. Ein Steuerbefehlsregister 16 dient zum Laden des Stcuerbefchlssignals CB. Das Steuerbefehlsregister 16 ist ein 8-Bit-Register, in das dann, wenn das Steuerbefehlssigfal CB als ein Byte auf den Datenleitungen L₆ bis L₁₁ parallel K Bits aufweist, eingelesen wird. Das in das Register 16 eingelesene Steuerbefehlssignal CB gelangt zur Dekodierung an einen Steuerbefehlsdekoder 17, und nach Maßgabe des dekodierten Inhalts des Steuerbefehlssignals CB wird an jeden der Ausgangsanschlüsse 17a, YIb, YIc, YId und 17e ein dekodiertes Signal gegeben. Durch das dekodierte Signal wird jedes Teil des E/A-Geräts 2 fn vorbestimmter Weise gesteuert. An einen . Steueranschluß PE des Steuerbefehlsregisters 16 wird das Befehlskennzeichnungssignal Pb angelegt. Nimmt das Steuerkennzeichnungssignal Pb einen logischen H-Pegel an, so liest das Register 16 die auf den Datenleitungen Lf, bis L_n anstehenden Signale synchron mit dem einen Anschluß CP des Registers 16 zugeführten Taktsignal Pa ein. Besitzt das Befehlskennzeichnungssignal Pb logischen Η-Pegel, befindet sich auf den Daten-

leitungen /.„ bis L₁₁ das Steuerbefehlssignal CB, wie in Fig. 31·' dargestellt ist. Folglich wird das Steuerbefehlssignal CIi in das Register 16 eingelesen.

Adreßregister 18«, 186 und 18c dienen zum Laden eines Adreß-Siguals. An einen Steueranschluß PE jedes der Adreßregister 18« bis 18c wird das in Fig. 3C gezeigte Adreßkennzeichnungssignal Pc gelegt. Wenn auf den Datenleitungen L_h bis L₁₁ das Adreß-Signal anst;'Fi. nimmt das Adreßkennzeichnungssignal Pc synchron einen logischen Η-Pegel an, so daß die Adreßregister 18«, bis 18c jeweils durch das an ihre Anschlüsse CP angelegte Taktsignal Pa getrieben wirden. In diesem Fall liest das Adreßregister 18a das Signal auf den Leitungen L_h bis L_xi, das Adreßregister 186 liest aus dem Adreßregister 18a ein dort gespeichertes Signal, und das Adreßregister 18c liest den in dem Adreßregister 18/> gespeicherten Inhalt. In diesem Beispiel setzt sich das Adreßsignal A_n aus drei Bytesignalen A₀. A₁ und A-, zusammen, die jeweils acht parallele Bits aufwfisen. und es wird ein Adreß-Signa! mit insgesamt 3*8 Bits byteweise synchron mit dem Taktsignal Pa gesendet. Ute Adreßregister 18a bis 18c sind kaskadenförmig verschaltet. Das in das an erster Stelle befindliche Register 18« eingelesene Adreß-Signal A₀ des ersten Bytes wird in das Register 186 der zweiten Stufe durch das nächstfolgende Taktsignal übertragen, und das Adreß-Signal A ι des zweiten Bytes wird in das Register 18a der ersten Stufe eingelesen. Auf diese Weise werden die Adreß-Signale A₁. A₁ und A_n der drei Bytes in die Register IfUi bis 18c durch drei Taktsignale Pa eingelesen.

P.L- Ausgangsgrößen der Adreßregister 18a bis 18c werden als paralleles Signal von 3x8 Bits an einen Adressendekoder 19 gelegt. Das Signal wird durch den Adressendekoder 19 dahingehend untersucht, ob das E/A-Gerät 2 bezeichnet ist oder nicht, und nach Maßgabe des Untersuchungsergebnisses wird das Antwortsignal Pe an die CPU 1 zurückgeschickt. Gleichzeitig wird das Signal beispielsweise über ein UND-Glied 33 an einen Steueranschluß PE jedes der Datenregister 20a bis 20d gelegt, so daß die dem Adreß-Signal A₀ folgenden Datensignale D_s dorthinein eingelesen werden können. An den anderen Eingang des UND-Gliedes 33 wird von der Markierungsleitung L₄ das Datenkennzeichnungssignal Pd gelegt. In diesem Beispiel ist das Datensignal als 4-Byte-Signal dargestellt, das sich aus den Signalen /)„, O₁. D₂ und D_} zusammensetzt, die jeweils 8 parallele Bits umfassen. Folglich bestehen die Datenregister 7JOa his 2Od jeweils aus einem 8-Bit-Register, und sie sind kaskadenförmig verschaltet, wobei das erststufige Register 20a an die Datenleitungen L_t bis L_n angeschlossen ist. Durch vier Taktsignale werden die Datensignalc D_n bis D₁ in die Datenregister 20a\ 20c, 206 bzw. 20« cingclesen. Die Ausgangssignale der Register 20a bis 20(/ werden als ein paralleles Signal von 4x8 Bits genommen und beispielsweise in einem Speicher 40 der E/A-F.inheit 2 gespeichert. Die in dem Speicher 40 gespeicherten Daten werden ausgelesen, um beispielsweise bei einem Drucker, einer Magnetplatte, einem Magnetband, einer Kathodenstrahlröhrenanzeige oder dgl. Verwendung zu finden. Die genannten Geräte sind in der Zeichnung nicht dargestellt.

In der oben erläuterten Weise wird das von der CPU 1 abgegebene Signal durch die E/A-Einheiten weitergereicht und in eine gewünschte E/A-Einheit geladen. Die aus einer ausgewählten E/A-Einheit ausgelesenen Daten werden von den sich anschließenden Einheiten weitergereicht und in das Eingangsport 16 der CPU I geladen.

In Fig. 4 bildet ein Anschluß 17a des Steuerbefehlsdekoders 17 einen Ausgangsanschluß für einen Befehl zum Auslesen von Daten aus der E/A-Einheit; ein Anschluß YIb bildet einen Ausgangsanschluß für einen Befehl zum Einschreiben von Daten in die E/A-Einheit; ein Anschluß 17c ist der Ausgangsanschluß für einen Befehl »Schreibanforderungsbestütigung«: ein Anschluß YId ist ein Ausgangsanschluß für einen Befehl

ίο »Unterbrechung sperren«; und ein Anschluß 17e ist ein Ausgangsanschluß für einen Rücksetzbefehl. Wenn folglich von der CPU 1 der Rücksetzbefehl auf die Datenleitungen L₆ bis L₁, gegeben wird und die Markierungsleitung L₂ auf Η-Pegel gebracht wird, liefert der Ausgangsanschluß YIe des Steuerbefehlsdekoders 17 jedes E/A-Geräts 2 ein Rücksetzsignal, wodurch das Steuerbefehlsregister 16. die Adreßregister 18a bis 18c und die Datenregister 20a bis 2Od zurückgesetzt werden. Dieses Zurücksetzen kann bewirkt werden durch «inen «her riie Oatenleitiing ühertragenen Refehl flieser Befehl kann jedoch auch über eine speziell vorgesehene Rücksetzleitung übertragen werden. In dem Adreßdekoder 19 geben lediglich die höherwertigen Bits des Adreß-Signals an, welche der E/A-Einheiten zugeordnet ist. und wenn die durch die höherwertigen Bits angegebene Adresse die Adresse derjenigen E/A-Einheiit ist, zu der der Adreßdekoder 19 gehört, wird am Anschluß 35 in der oben erläuterten Weise das Signal Pe abgeleitet. Dieses Signal Pe gelangt zu dem UND-Glied 33. Andererseits liefert der Adreßdekoder 19 nach Maßgabe der niedrigwertigen Bits des an den Dekoder 19 angelegten Adreß-Signals ein Signal an jeden einer Mehrzahl von Anschlüssen 34. und durch ein solches Signal werden verschiedene Arten von Regi stern und dergleichen (nicht dargestellt) in der E/A Einheit ausgewählt.

Zum Auslesen von Daten aus der E/A-Einheit findet die in Fig. 5 dargestellte Anordnung Anwendung. Die auszulesenden Daten werden vorab von einem gelese-

<to nen Gerät, beispielsweise von einer Magnetplatte, einer Tastatur, einem Kartenleser usw. (in der Zeichnung nicht dargestellt) in einen Speicher 37 gebracht. Wie oben, wird eine Adresse zum Auswählen einer gewünschten E/A-Einheit in den Adreßregistern 18a bis 18c in Fig. 4 eingestellt, und in dem Steuerbefehlsregister Mi wird ein Befehl eingestellt, der das Auslesen von Daten aus der E/A-Einheit anzeigt. Folglich wird am Anschluß 35 des Adreßdekoders 19 ein Signal erhalten, das die E/A-Einheit ausgewählt hat, und am Anschluß

so 17a des Steuerbefehlsdekoders 17 wird ein Signal erhalten, das einen Lesebefehl kennzeichnet.

Diese Signale werden an das UND-Glied 36 in Fig. 5 geliefert. Durch ein eine Obereinstimmung bedeutendes Aiisgangssignal des UND-Glieds 36 wird der Spei- eher 37, in dem die aus der E/A-Einheit auszulesenden Daten eingestellt wurden, ausgelesen. Die so ausgelesenen Daten, bei denen es sich in diesem Beispiel um 36-Bit-Daten handelt, werden in einer vorgegebenen sequentiellen Reihenfolge in ein paralleles 8-Bit-Schie beregister 38 geladen. Wenn nun durch ein UND-Glied 39 Obereinstimmung festgestellt wird zwischen einem »Lesein beendet«-Signal. das vom Speicher 37 abgegeben wi:rd, und dem Ausgangssignal des UND-Glieds 36, wird das Ausgangssignal des UND-Glieds 39 an einen Ladeanschluß des parallelen Schieberegisters 38. und die auszulesenden Daten werden in das parallele Schieberegister 38 geladen. Das parallele Schieberegister 38 gibt jeweils 8 Datenbits parallel aus. In diesem Beispiel

besitzt das parallele Schieberegister 38 vier serielle Stufen und wird durch das Taktsignal Pa ausgelesen. Bei jedem Auftreten des Impulssignals Pa werden die Daten in Schritten von 8 Bits ausgelesen und als die Daten D, an eine ODER-Schaltung 32 (siehe Fig. 2) gegeben, von der aus sie parallel auf die Datenleitungen U bis L₁₃ gelangen.

Durch das Ansgangssignal des UND-Glieds 39 wird ein Flip-Flop 41 gesetzt, dessen Ausgangssignal als Datenkennzeichnungssignal Pd über ein ODER-Glied 30 auf die Markierungsleitung L₄ gelangt. Durch das Signal Pd wird ein Verknüpfungsglied 43 geöffnet, über das das Taktsignal Pa an das parallele Schieberegister 38 gelangt, um dieses zu treiben. Das Signal Pd gelangt ferner an einen Zähler 42. so daß dieser in Betrieb gesetzt wird, um das Taktsignal Pa zu zählen. Hat der Zähler 42 vier Takte des Signals Pa gezählt, liefert er an das Flip-Flop 41 ein Ausgangssignal, um das Flip-Flop zurückzusetzen, und folglich erhält das Signal Pd auf der Markierungsleitung L₄ einen niedrigen Pegel. Als Folge hiervon wird das Verknüpfungsglied 43 geschlossen, um das Auslesen aus dem parallelen Schieberegister 38 zu beenden. Auf diese Weise wird das Datenkennzeichnungssignal Pd auf der Markierungsleitung L₄ erhalten, während die Daten aus der E/A-Einheit ausgelesen werden. Somit können die von der E/A-Einheit ausgelesenen Daten in die CPU I eingegeben werden.

Damit die CPU 1 solche Signale erzeugen kann, wie sie in Fig. 3 veranschaulicht sind, wird beispielsweise von der in Fig. 6 dargestellten Schaltungsanordnung Gebrauch gemacht. Von Anschlüssen 51a, 516, 51c . . . 51« werden verschiedene Steuerbefehle an einen Kodierer 52 gegeben, von dem sie jeweils als ein paralleler 8-Bit-Steuerbefehl an einen Multiplexer 53 gegeben werden. Wenn ihm der Steuerbefehl zugeführt wird, leitet der Kodierer 52 an seinem Ausgangsanschluß 54 ein Ausgangssignal ab, welches ein Flip-Flop 55 setzt. Handelt es sich bei dem Steuerbefehl um einen Befehl zum Auslesen von Daten aus einer ausgewählten E/A-Einheit, so liefert der Kodierer 52 ein Ausgangssignal am Anschluß 56. und dieses Ausgangssignal gelangt an ein ODER-Glied 57. Das Auseangssignal des Flip-Flops 55 wird an Freigabeanschlüsse E sowohl des Multiplexers 53 als auch eines Markierungssignal-Generators 61 gelegt, um diese Schaltungselemente in Betrieb zu setzen. Weiterhin gelangt das Ausgangssignal vom Flip-Flop 55 als Löschsignal an einen Anschluß Cl eines Zählers 58. um ihn in Betrieb zu setzen, so daß er die von einem Taktgeber 59 kommenden Taktimpulse zählt. Der Zähler 58 ist als dreistufiger Zähler ausgebildet, und sein Inhalt gelangt als Steuersignal an den Multiplexer 53. gleichzeitig gelangt sein Inhalt an den Markierungssignalgenerator 61. Hat das Steuersignal die Form »000«, wählt der Multiplexer 53 das Steuerbefehlssignal von dem Kodierer 52 aus und gibt es an ein paralleles 8-Bit-D-Flip-Flop 62, und das Ausgangssignal an dem Anschluß 63 des Markierungssignal-Generators 61 nimmt einen Η-Pegel an und wird an ein D-Flip-Flop 64 gegeben. Die D-Flip-Flops 62 und 64 dienen zu Zeitsteuerzwecken, und die von dem Taktgeber 59 kommenden Taktimpulse werden, durch eine Verzögerungsschaltung 65fl in der erforderlichen Weise verzögert, an jedes der D-Flip-Flops 62, 64, 65 und 66 gege-"ben. wodurch die Eingangssignale dieser Flip-Flops ausgelesen und abgegeben werden. Das Ausgangssignal des Flip-Flops 62 zu diesem Zeitpunkt, d. h. das Steuerbefehlssignal, wird über einen Treiber 67 an die Datenleitungen L₆ bis L₁₃ gegeben. Gleichzeitig wird von dem Flip-Flop 64 das Steuerbefehlskennzeichnungssigiuil Ph über einen Treiber 68 auf die Markierungsleiumg /._: gegeben.

Danach gelangen bei jedem Auftreten des Taklini-

pulses 24 Bit umfassende Daten eines Adreßregisters 69 zu dem parallelen, 8 Bit umfassenden D-Flip-Hop 62 unter Steuerung des Multiplexers 53, und die Daten gelangen als die Adreß-Signale A_n, A^ und A₂ auf die Datenleitungen L₆ bis L₁₃. Gleichzeitig hiermit leitet

ίο der Markierungssignal-Generator 61 an seinem Ausgangsanschluß 71 nach Maßgabe des Zählerstands des Zählers 58 ein Markierungssignal ab, das zeitlich durch das D-Flip-Flop 65 gesteuert wird und als Adreßkennzeichnungssignal Pc über einen Treiber 72 auf die Maris kierungsleitung L₃ gelangt. Handelt es sich bei dem von der CPU abgegebenen Befehl um einen Befehl zum Auslesen von Daten aus einer ausgewählten E/A-Hinheit, so wird das Signal am Ausgangsanschluß 5A dex Kodierers 52 über eine ODER-Schaltung 57 an ein UND-Glied 73 gegeben. Zu diesem Zeitpunkt nehmen die Ausgangssignale der beiden niedrigwertigen Ziffern des Zählers 58 beide Η-Pegel an. und das UND-Glied 73 gibt ein H-Ausgangssignal ab, das an das Flip-Flop 55 gegeben wird, um es zurückzusetzen. Wenn folglich das Aussenden des Markierungssignals Pc und der Adreß-Signale A₀ bis Ai abgeschlossen ist, wie in Fig. 3 dargestellt ist, wird der Zähler 58 gelöscht, und der Multiplexer 53 sowie der Markierungssignal-Generator 61 werden in ihrem Betrieb gestoppt.

Handelt es sich bei dem von der CPU I kommenden Befehl um einen Schreibbefehl, so werden die Dntensignale D_n bis D₃ nach dem Senden des Adreß-Signals gesendet, wie es oben in Zusammenhang mit l-'ig. λ erläutert wurde; in diesem Fall jedoch wird der Zähler 58 nicht gelöscht, sondern er zählt weiter, du das Ausgangssignal am Anschluß 56 keinen Η-Pegel annimmt. Nach dem Erzeugen des Taktimpulses durch den Taktgeber 59 werden 32 Bits umfassende Daten des Datenregisters 74 über den Multiplexer 53 an das parallele K- bit-D-Flip-Flop 62 in Schritten von 8 Bits gegeben. Zu derselben Zeit erzeugt der Markierungssignal-Generator 61 an seinem Ausgangsanschluß 75 ein Mai kierungssignal. Dieses Markierungssignal wird durch das D-Flip-Flop 66 zeitlich gesteuert, und das D-Flip-Flop 66 gibt das Datenkennzeichnungssignal Pd über einen Treiber 76 auf die Markierungsleitung L₄. Das Ausgangssignal der Verzögerungsschaltung 65a gelangt über einen Treiber 77 auf die Taktleitung L₁. Nach Beendigung des Aussendens der Daten D_n nehmen sämtliche Ausgänge der drei Zählstufen des Zählers 58 Η-Pegel an, und das UND-Glied 73 liefert eine Übereinstimmungs-Ausgangsgröße, durch die das Flip-Flop 55 zurückgesetzt wird, was die gesamte Schaltung in ihren Anfangszustand bringt, wie es beim Auslesen von Daten der Fall ist.

Vorzugsweise erfolgt eine erneute Zeitsteuerung der Daten und des Markierungssignals auch in der E/ASchnittstelle 4, falls erforderlich. Wie in Fig. 7 dargestellt ist, wird beispielsweise das von den Markierungs- leitungen L₂ bis L₄ kommende Markierungssignal über den Empfänger R an eine eine Neu-Zeit.steue.rung durchfühlt Ie Schaltung gegeben, beispielsweise an einen Dateiianschluß D eines D-Flip-Flops 81, und in ähnlicher Weise gelangen die Signale von den_Datenlei rungen L₆ bis L₁₃ an einen Datenanschluß D eines D- Flip-Fiops 82. Das Taktsignal auf der Taktieitung L₁ wird durch eine Verzögerungsschaltung 83 entsprechend den Verzögerungen der oben erwähnter. Signale

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verzerrt, und das verzögerte Taktsignal wird an die Tüktanschlüssc der D-Flip-Flops 81 und 82 gegeben, wodurch die an ihren Datenansc'hlüssen anstehenden Signale in die Flip-Flops eingelesen werden, und die Ausgänge der Flip-Flops liegen an entsprechenden Trei- s hern D, über die die Signale zur nächsten E/A-Einheit gelangen. Das Taktsignal der Verzögerungsschaltung 83 wird über eine Vsrzögerungsschaltung 84, deren Verzögerung den Verzögerungen der Flip-Flops 81 und 82 entspricht, an einen Treiber D gegeben und zur nachsten E/A-Einheit gesendet. In dieser Figur ist das Aussenden von Signalen durch das E/A-Gerät 2 nicht gezeigt.

Bei dem obigen Ausführungsbeispiel werden die Adreß-Signale Ai bis A₂ gesendet, nachdem das Steuerbefehlssignal CD auf die Datenleitungen L₆ bis L₁₃ gegeben wurde, jedoch kann das Steuerbefehlssignal auch nach dem Senden der Adreß-Signale abgegeben werden. Ferner kann die Entscheidung darüber, ob Daten in die Dätenregister 20a bis Wd der F/A-Kinheit in zu schreiben sind und die Daten verwendet werden, davon abhLtfgig gemacht werden, ob die aus der Adresse dekodierte Ausgangsgröße, d. h., das Ausgiingssignul l'e an dem Anschluß 35 erscheint oder nicht. Weiterhin sind die E/A-Einheiten in der E/A-Steuereinrichtung gemäß dem obigen Ausführungsbeispiel kaskadenförmig verschaltet, so daß, falls in einer der E/A-Einheiten ein Netzausfall auftritt, der Datentransfer im gesamten System unmöglich wird. Folglich ist es vorzuziehen, daß die E/A-Schnittstelle ihre Wei-J'-'rgebfunktion in einer NetzausfaP.situation durch eine separate Energiequelle beibehält. Wie beispielsweise in Fig. 7 dargestellt ist, ist separat bezüglich der für das E/A-Gerät 2 vorgesehenen Energiequelle eine Energiequelle 85 vorgesehen, so daß die Betriebsenergie an jeden Empfänger des Eingangsports 14, jeden Treiber des Ausgangsports 15 und die Flip-Flops 81 und 82 gelangt und dadurch verhindert, daß die E/A-Schnittstelle durch Netzausfall in der E/A-Einheit betroffen wird. Weiterhin werden bei dem obigen Ausführungsbeispiel die Markierungssignale jeweils über eine der Markierungsleitungen L₂ bis L₄ geschickt, sie können jedoch auch unter Verwendung von zwei Markierungsleitungen übertragen werden. Es ist nämlich möglich, die Signale Pb, Pc und Pd darzustellen, indem ein Signal auf eine der beiden Markierungsleitungen, ein Signal auf die andere, bzw. zwei Signale auf beide Leitungen gegeben werden. Weiterhin ist es ferner möglich, die Datenleitungen L₆ bis L₁₃ um eine Paritätslcitung für ein Paritätsbit für das Signal von 8 Bits so vorzusehen, wobei das Paritätsbit gleichzeitig mit den über die Datenleitungen L₆ bis L_n übertragenen Signalen übertragen wird.

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Hierzu 4 Blatt Zeichnungen

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Claims (8)

Patentansprüche:

1. Anordnung zur Datenübertragung zwischen einer Zentraleinheit (1) und η E/A-Einheiten (2a bis 2/). von denen jede über einen zur parallelen Obertragung mehrerer Bits geeigneten Einwegübertragungsbus (13) mit der Zentraleinheit (1) in Verbindung steht, und von denen jede eine Schnittstelle (4) und ein E/A-Gerät (2) aufweist, wobei die Schnittstelle (4) jeder E/A-Einheit (2a bis 2f) ein Eingabetor (14) und ein Ausgabetor (15) aufweist, von denen jedes Eingabetor (14) mehrere Empfänger (R) und jedes Ausgabetor (15) mehrere Treiber (D) aufweist, dadurch gekennzeichnet,daß der Einwegübertragungsbus (13) mehrere Datenieitungen (L_n bis L₁₃) zur zeitlich aufeinanderfolgenden Obertragung von Steuerbefehlssignalen, Adreßsignalen und Datensignalen, mehrere Markierungsleitungen (L- bis L..), die jeweils zum Obertragen von bestimmtec Markierungssignalen dienen, die die Art der jeweils auf den Datenleitungen (L₆ bis L₁₃) übertragenen Signale kennzeichnen, und eine Taktleitung (L₁) zum Übertragen eines von der Zenralinheit (1) erzeugten Bezugstaktsignals für die Datensignale und die Markierungssignale aufweist, daß das Eingabetor (14) der ersten EA-Einheit (2a) über den Bus (13) mit einem Ausgabetor (la) der Zentraleinheit (1) verbunden ist, das Eingabetor (14) der iten E/A-Einheit (2b bis 2f) (i = 2 . . . n) über den Bus (13) mit dem Ausgabetor (15) der (i-l)-ten E/AEinheit (2a hu 2e) verbunden ist und das Ausgabetor (15) der η-ten E/A-Einheit (I¹) über den Bus (13) mit einem Eingabetor (Ib) der Zentraleinheit (1) verbunden ist. wobei die Eingi-.ge der Empfänger an entsprechende Busleitungen, die Ausgänge der Treiber an entsprechende Busleitungen und die Ausgänge der Empfänger in jeder Schnittstelle über interne Daten- und Markierungsleitungen sowie eine interne Taktieitung an die Eingänge der Treiber in derselben Schnittstelle angeschlossen sind, und daß die E/A-Geräte (2) jeweils zwischen den Empfängern und den Treibern an die Daten-, Markierung»· und Taktleitungen in den entsprechenden Schnittstellen angeschlossen sind, so daß, wenn eines der Markierungssignale durch eines der E/A-Geräte empfangen wird, das dem jeweiligen Markierungssignal entsprechende Signal von den internen Datenleitungen der Schnittstelle synchron mit dem Taktsignal gelesen wird, und daß. wenn das E/A-Gerät (2) ein Signal sendet, das Signal und das die Art des Signals kennzeichnende Markierungssignal von dem E/A-Gerät synchron mit dem Taktsignal ausgesendet werden.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die E/A-Einheiten (2a bis 2/) jeweils eine Einrichtung (36 bis 38. 32) aufweisen, die auf den Datenleitungen zwischen den Empfängern (R) und den Treibern (D) der Schnittstelle (4) ein in Abhängigkeit eines Lesebefehls ausgelesenes Datensignal bereitstellt, und jeweils eine Einrichtung (30, 41. 42) aufweisen, die auf einer bestimmten Markierungsleitung zwischen einem Empfänger und einem Treiber der Schnittstelle (4) ein Datcnmarkierungssignal bereitstellt, das das Senden des Datensignals kennzeichnet.

3. Anordnung nach Anspruch 1 oder 2. dadurch gekennzeichnet, daß jede E/A-Einheit ein Steuerbefehlsregister (16) aufweist, das von einem von dem Eingabetor (14) kommenden Steuerbefehlmarkierungssignal auf den Markierungsleitungen (L₂ bis L₄) und dem Taktsignal auf der Taktleitung (L₁) gesteuert wird, um das auf den Datenleitungen (L₆ bis L,,) anstehende, von dem Eingabetor (14) kommende Steuerbefehlssignal aufzufangen, daß jede E/A-Einheit einen Steuerbefehlsdekoder (17) zum Dekodieren des Inhalts des Steuerbefehlsregisters (16), ein Adreßregister (18a bis 18c), in dem das Adreßsignal auf dem von dem Eingabetor kommenden Datenleitungen durch ein Adreßmarkierungssignal auf den Markienmgsleitungen und das Taktsignal auf der Taktlertung (L₁) gespeichert wird, und einen Adreßdekoder (19) zum Ermitteln, ob der Inhalt des Adreßregisters (18a bis 18c) der Adresse der E/A-Einheit (2a bis If) entspricht, aufweist, und daß jede E'A-Einheit ein Datenregister (20a bis 20rf) aufweist, das gesteuert wird durch die Ausgangssignale des Adreßdekoders (19), einen von dem Steuerbefehlsdekoder (17) abgegebenen Schreibbefehl, das Datenmarkierungssignal auf den markienmgsleitungen und das Taktsignal, um das auf den Datenleitungen anstehende Datensignal zu speiehern (Fig. 6).

4. Anordnung nach Anspruch 3 in Verbindung mit Anspruch 2, dadurch gekennzeichnet, daß die Ausgabe eines Datensignal über das Ausgabetor (15) durch die decodierten Ausgangssignale des Adreßdecoders (19), ein von dem Steuerbefchlsdecoder (17) abgegebenes Daten-Auslesesignal und das Taktsignal veranlaßt wird.

5. Anordnung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch in jeder E/A-Einheit vorgcsehene Mittel (19, 31) zum Erfassen des Adreßsignals für die E/A-Einheit und zum Erzeugen eines Antwortsigaals, das über eine Antwortsigp.aüeitung (L;), die eine der den Bus bildenden Leitungen ist, übertragen wird.

6. Anordnung nach Anspruch J dadurch gekennzeichnet, daß jede E/A-Einheit in dem zugehörigen Eingabetor und Ausgabetor den Empfänger und den Treiber derart verschaltet enthält, daß die Signalübertragungsrichtung der Antwortsignalleitung (L,) der Signalübertragungsricbtung der Datenteitungen (L₆ bis L₁₃), der Markierungsleitungen (L₂ bis L₄) und der Taktleitung (L₁) entgegengesetzt ist.

7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Anzahl der Mar-

5Q kierungsleitungen kleiner ist als die Anzahl der über die Datenleitungen übertragenen Signalarten, und daß die Signalarten auf den Datenleitungen jeweils markiert werden durch Kombinationen von Signalen auf mehreren Markierungsleitungen.

8. Anordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß jede E/A-Einheit (2a bis If) mit einer Erneuerungseinrichtung (81 bis 84) vorgesehen ist, die jedes Signal einer neuen Zeitsteuerung unterwirft, wenn es weitergeleitet wird.