JP6869660B2 - 情報処理装置、及び情報処理装置の制御方法 - Google Patents
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Description
しかし、異常と判断された場合、リング状のバスのどの部分に故障が発生しているのか、すなわち故障箇所を判断できないといった問題があった。このため、故障個所の解析に時間がかかり多くのコストがかかるなど、保守性が良いとは言えなかった。
本実施例の画像処理装置100は、メインチップ110、サブチップ120、サブチップ130、サブチップ140がリングバス191、192、193、194によりリング状に接続され、この順番でデータが転送される構成を有する。なお、リング状のバスにより接続されるサブチップの数は3つに限定されるものではなく、1以上であればよい。すなわち、メインチップと、1以上のサブチップがリング状のバスを介して順次データ転送可能に接続される構成であればよい。
図6(a)は、実施例1のパケット構成を説明する図である。
実施例1においては、各パケットは、図6(a)のような構成を有する。即ち、各パケットは、チップID領域、パケットタイプ領域、パケットサイズ領域、データ領域を有する。
各チップの受信部(123、133、143,113)は、パケットのチップIDを参照してパケットが自分宛であれば内部ブロック(112,122,132,142)へ転送し、自分宛でなければパケットを各チップの送信部(114,124,134,144)を介して、そのまま次のチップ(下流のチップ)へ転送する。
以上のように構成された画像処理装置100において、メインチップ110は、各部を統括制御してコピー、印刷、読み取り等の機能を実現する。
また、メインチップ110のメイン制御部112には、後述するフローチャートに示すメインチップにおけるリングバス自己診断動作を実現するための構成が実装(例えばプログラムとして実装)されており、後述のフローチャートに示す制御を行う。
まず、メインチップ110内の送信部114から説明を行う。
図2は、メインチップ110内の送信部114の詳細を例示するブロック図である。本実施例では、チップ間接続に高速シリアルインタフェースを使用した例を示すが、これに限定されるものではない。
メインチップ110内の送信部114から出力された差動信号は、サブチップ120内の受信部123で受信されることになる。
図3は、サブチップ120内の受信部123の詳細を例示するブロック図である。なお、受信部123は、サブチップ130内の受信部133、サブチップ140内の受信部143と共通の構成をとるものとする。
「信号検出エラー」は、差動レシーバ(例えば311)が差動信号のレベル差を検出できないことを示し、差動ドライバ(例えば211)が不良であるか、チップ間(例えば191)が断線していること等が想定される。
「8B10Bデコードエラー」は、既定の10ビットデータ以外の信号列(シンボル)を受信したことを示す。チップ間の差動信号路のノイズマージンが少ない、信号路でノイズが加わった等の原因で転送エラーが発生したことが予想される。
「エラスティックバッファオーバーフロー」は、送信部の送信周波数が受信部の受信周波数よりも高すぎてエラスティックバッファがあふれてしまったことを示す。
「エラスティックバッファアンダーフロー」は、送信部の送信周波数が受信部の受信周波数よりも低すぎてエラスティックバッファが空になり受信データが途切れてしまったことを示す。
図4は、サブチップ120内の送信部124の詳細を例示するブロック図である。なお、送信部124は、サブチップ130内の送信部134、サブチップ140内の送信部144と共通の構成とする。
送信PHY410は、図2に示した送信PHY210と同一の構成であるので説明を省略する。
図5は、メインチップ110内の受信部113の詳細を例示するブロック図である。
受信PHY510は、受信PHY310と同の一構成であるので説明を省略する。なお、エラーステータス570は、メイン制御部112へ送信される。
受信PHY510から出力されたパケットは、メイン制御部112へ送信される。また、OK、NGのいずれのパケットもテストパケット格納部530に格納される。
以上の構成でのリングバス自己診断動作を以下に説明する。
まず、リングバスの自己診断動作において、NGパケットが生成された場合と、NGパケットが生成されなかった場合の各チップの入出力の波形等について、図9、図10を用いて説明する。
リングバスの自己診断動作においてNGパケットが生成された場合の各チップの入出力の波形を図9(a)、メインチップ110で受信したパケット(NGパケット)を図9(b)に例示する。
また、リングバスの自己診断動作においてNGパケットが生成されなかった場合の各チップの波形を図10(a)、メインチップ110で受信したパケット(OKパケット)を図10(b)に例示する。
〔サブチップ120における制御〕
図7(a)は、サブチップ120の制御処理を例示するフローチャートである。このフローチャートの処理は、サブチップ120の送信制御部401の制御により実行される。
図7(b)は、サブチップ130の制御処理を例示するフローチャートであり、図7(a)と同一のステップには同一のステップ番号を付してある。このフローチャートの処理は、サブチップ130の送信制御部401の制御により実行される。
なお、S701でパケット受信の有無を判断した後の処理(S705)は、サブチップ120の制御と共通である。
サブチップ140における制御に関しても、サブチップ120における制御との差分は待ち時間のみである。したがって、サブチップ140における制御を示すフローチャートは省略する。サブチップ140の場合は、先に述べた理由でサブチップ130に対しさらにαの時間待機する必要があるため、時刻t0からはTw1+2αの時間監視する必要がある。すなわち、サブチップ140における制御は、図7(b)のS712の「Tw1+α」を「Tw1+2α」としたものとなる。なお、Tw1+2αは、サブチップ140がOKパケット又はNGのパケットを受信し終えるために十分な待ち時間として予め定められてサブチップ140に設定されているものである。
図8は、メインチップ110の制御処理を例示するフローチャートである。このフローチャートの処理は、メインチップ110のメイン制御部112の制御により実行される。
本フローチャートの処理を開始すると(図9、図10の時刻t0)、S801において、メイン制御部112は、OKパケットを、OKパケット生成部220で生成し出力するように制御する。この際、セレクタ230は、メイン制御部112の制御により、常にOKパケット生成部220の出力を選択する。結果としてメインチップ110はOKパケット1つ出力する。
次に、S808において、メイン制御部112は、UI部170に、上記S804の判定結果及びエラーの要因の推定結果を表示し、本フローチャートの処理を終了する。
S805において、メイン制御部112は、テストパケット格納部530に格納されたパケット(テストパケット)を検査し、該テストパケットがNGパケットであるか否かを判断する。そして、テストパケットがNGパケットであると判断した場合(S805でYesの場合)、メイン制御部112は、S806に処理を進める。
メイン制御部112がOKパケットを受信していた場合、図10(a)に示すように、OKパケットが各サブチップ120,130,140を通過している筈なので、メイン制御部112は、リングバス転送経路に故障はなかったと判定する。テストパケット格納部530に格納されたOKパケットを図10(b)に示す。
上記S807の処理の後、メイン制御部112は、本フローチャートの処理を終了する。
図6(b)は、実施例2のテストパケット構成を説明する図である。
図6(b)に示すように、実施例2のテストパケットは、通過番号領域を有する。通過番号領域は、パケットの通過番号を示す情報を格納する。
なお、実施例2のリングバスの自己診断動作は、実施例1と同様に、メインチップ110とサブチップ120、130、140がそれぞれの制御を実行することによって実現する。実施例2では、メインチップ110は図13に示す制御、サブチップ120は図12に示す制御、サブチップ130、サブチップ140は図12に類似する不図示の制御を実行することによって実現する。
〔サブチップ120における制御〕
図12は、実施例2におけるサブチップ120の制御処理を例示するフローチャートである。このフローチャートの処理は、サブチップ120の送信制御部401の制御により実行される。
実施例2においても、サブチップ130,140における制御と、サブチップ120における制御との差分は待ち時間のみである。したがって、サブチップ130,140における制御を示すフローチャートは省略する。サブチップ130の場合は、実施例1で述べた理由でサブチップ120に対しさらにαの時間待機する必要があるため、時刻t0からはTw1+αの時間監視する必要がある。また、サブチップ140の場合も、実施例1で述べた理由でサブチップ130に対しさらにαの時間待機する必要があるため、時刻t0からはTw1+2αの時間監視する必要がある。すなわち、サブチップ130における制御は、図12のS1202の「Tw1」を「Tw1+α」としたものとなる。また、サブチップ140における制御は、図12のS1202の「Tw1」を「Tw1+2α」としたものとなる。
図13は、実施例2におけるメインチップ110の制御処理を例示するフローチャートである。このフローチャートの処理は、メインチップ110のメイン制御部112の制御により実行される。
S1307において、メイン制御部112は、テストパケットがNG_1パケットであるか否かを判断する。そして、テストパケットがNG_1パケットであると判断した場合(S1307でYesの場合)、メイン制御部112は、S1308に処理を進める。
S1309において、メイン制御部112は、テストパケットがNG_2パケットであるか否かを判断する。そして、テストパケットがNG_2パケットであると判断した場合(S1309でYesの場合)、メイン制御部112は、S1310に処理を進める。
S1311において、メイン制御部112は、リングバス転送経路に故障はなかったと判定し、本フローチャートの処理を終了する。
また、OKパケットにも通過番号領域を設け、各サブチップの送信部124がOKパケットの通過番号を変更して送信するように構成してもよい。
以上、一実施形態について示したが、本発明は、例えば、システム、装置、方法、プログラムもしくは記憶媒体等としての実施態様をとることが可能である。具体的には、複数の機器から構成されるシステムに適用しても良いし、また、一つの機器からなる装置に適用しても良い。
また、上記各実施例を組み合わせた構成も全て本発明に含まれるものである。
本発明は、上述の実施例の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、1つの機器からなる装置に適用してもよい。
本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形(各実施例の有機的な組合せを含む)が可能であり、それらを本発明の範囲から除外するものではない。即ち、上述した各実施例及びその変形例を組み合わせた構成も全て本発明に含まれるものである。
110 メインチップ
120,130,140 サブンチップ
191,192,193,194 リングバス
Claims (16)
- 少なくとも第1の処理ユニットと第2の処理ユニットを有する情報処理装置であって、
前記第1の処理ユニットは、
データを送信する第1の送信手段と、
前記第2の処理ユニットが送信したデータを受信する第1の受信手段と、
前記第1の受信手段が受信した前記データに基づき、前記データの転送路の故障箇所を特定する特定手段と、を有し、
前記第2の処理ユニットは、
前記第1の送信手段が送信した前記データを受信することが出来る第2の受信手段と、
前記第2の受信手段により受信されたデータを前記第1の処理ユニットへ送信することができ、かつ、前記第2の受信手段によるデータの受信がなされていない状態で他のデータを前記第1の処理ユニットへ送信することができる第2の送信手段と、を有し、
前記第1の受信手段は、前記第2の送信手段が送信した前記データを受信することができ、かつ、前記第2の送信手段が送信した前記他のデータを受信することができることを特徴とする情報処理装置。 - 前記特定手段は、前記第1の送信手段が前記データを送信してから所定時間経過するまでに前記第1の受信手段が受信したデータに基づいて、前記転送路の故障箇所を特定することを特徴とする請求項1に記載の情報処理装置。
- 前記所定時間は、前記情報処理装置が起動されてから計測される時間である、ことを特徴とする請求項2に記載の情報処理装置。
- 前記他のデータは、エラーを識別する情報を含むデータであることを特徴とする請求項1乃至3のいずれか一項に記載の情報処理装置。
- 前記第2の送信手段は、前記第1の送信手段が送信した前記データをそのまま前記第1の処理ユニットへと送信することを特徴とする請求項1乃至4のいずれか一項に記載の情報処理装置。
- 前記特定手段は、前記第1の受信手段が前記データを受信したことに基づき、前記データの転送路に故障はなかったことを特定することを特徴とする請求項1乃至5のいずれか一項に記載の情報処理装置。
- 前記第2の処理ユニットは、前記第2の処理ユニットに所定の信号を入力する入力手段をさらに有し、
前記第2の送信手段は、
前記所定の信号が入力されてから前記第1の処理ユニットが送信した前記データを所定の期間以内に受信しなかったことに基づき、前記第2の処理ユニットの識別情報を含む前記他のデータを送信することを特徴とする請求項6に記載の情報処理装置。 - 前記情報処理装置は、
前記特定手段により特定された前記故障の箇所を表示する表示手段をさらに有することを特徴とする請求項1乃至7のいずれか一項に記載の情報処理装置。 - 前記第1の処理ユニットは一つのチップであり、前記第2の処理ユニットは前記第1の処理ユニットと異なる一つのチップであることを特徴とする請求項1乃至8のいずれか一項に記載の情報処理装置。
- 情報処理装置であって、
前記情報処理装置の起動に従って、第1のデータを送信する第1の処理ユニットと、
前記第1の処理ユニットにより送信された前記第1のデータを受信し、前記受信した第1のデータを前記第1の処理ユニットへと送信する第2の処理ユニットと、を有し、
前記第2の処理ユニットは、前記情報処理装置が起動してから前記第1のデータを受信していない状態で、第2のデータを前記第1の処理ユニットへと送信し、
前記第1の処理ユニットは、前記第1のデータを受信せずに前記第2のデータを受信したことに基づき、前記第1の処理ユニットと前記第2の処理ユニットを結ぶデータ転送路上の故障箇所を特定することを特徴とする情報処理装置。 - 前記第2の処理ユニットは、受信した前記第1のデータをそのまま第1の処理ユニットへと送信することを特徴とする請求項10に記載の情報処理装置。
- 前記第1の処理ユニットにより特定された前記故障箇所を表示する表示手段をさらに有することを特徴とする請求項10または11に記載の情報処理装置。
- 前記第1の処理ユニットは、前記第1のデータと前記第2のデータのいずれも受信しなかった場合に、故障箇所は前記第2の処理ユニットが送信したデータを前記第1の処理ユニットが受信するときに用いられるデータ転送路であると特定することを特徴とする請求項10乃至12のいずれか一項に記載の情報処理装置。
- 前記第1の処理ユニットは、送信した前記第1のデータを受信したことに基づき、データの転送路の故障はないと判定することを特徴とする請求項10乃至13のいずれか一項に記載の情報処理装置。
- 前記第1のデータは、前記第1の処理ユニットを示す情報が含まれており、
前記第2のデータは、前記第2の処理ユニットを示す情報が含まれていることを特徴とする請求項10乃至14のいずれか一項に記載の情報処理装置。 - 少なくとも第1の処理ユニットと第2の処理ユニットを有する情報処理装置の制御方法であって、
前記第1の処理ユニットが、
データを送信する第1の送信ステップと、
前記第2の処理ユニットが送信したデータを受信する第1の受信ステップと、
前記第1の受信ステップにおいて受信した前記データに基づき、前記データの転送路の故障箇所を特定する特定ステップと、を有し、
前記第2の処理ユニットが、
前記第1の送信ステップにおいて送信した前記データを受信することが出来る第2の受信ステップと、
前記第2の受信ステップにおいて受信されたデータを前記第1の処理ユニットへ送信することができ、かつ、前記第2の受信ステップにおいてデータの受信がなされていない状態で他のデータを前記第1の処理ユニットへ送信することができる第2の送信ステップと、を有し、
前記第1の受信ステップは、前記第2の送信ステップにおいて送信した前記データを受信することができ、かつ、前記第2の送信ステップが送信した前記他のデータを受信することができることを特徴とする情報処理装置の制御方法。
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JPH02239354A (ja) * | 1989-03-14 | 1990-09-21 | Fujitsu Ltd | 情報転送側ユニットへの障害通知方式 |
JPH04182766A (ja) * | 1990-11-16 | 1992-06-30 | Mitsubishi Electric Corp | 分散処理システム |
US5838899A (en) * | 1994-09-20 | 1998-11-17 | Stratus Computer | Digital data processing methods and apparatus for fault isolation |
JPH11120155A (ja) * | 1997-10-16 | 1999-04-30 | Fujitsu Ltd | モジュール間接続装置 |
JP2003501880A (ja) * | 1999-05-14 | 2003-01-14 | ダンティ・コーポレーション | パケット化セキュリティ・コード、パリティ交換、および優先伝送スキームをもつモジュラ・スイッチを介する分散ルーティングを有する相対的階層通信ネットワーク |
DE19923569B4 (de) * | 1999-05-21 | 2004-08-19 | Phoenix Contact Gmbh & Co. Kg | Vorrichtung zur elektronischen Überwachung des Versorgungsstromes von an einen Bus angeschlossene Baugruppen |
US6505317B1 (en) * | 2000-03-24 | 2003-01-07 | Sun Microsystems, Inc. | System and method for testing signal interconnections using built-in self test |
JP4274140B2 (ja) * | 2005-03-24 | 2009-06-03 | 日本電気株式会社 | ホットスワップ機能付きメモリシステム及びその障害メモリモジュールの交換方法 |
JP2006285519A (ja) * | 2005-03-31 | 2006-10-19 | Hitachi Global Storage Technologies Netherlands Bv | データ転送システムの障害診断方法、データ転送システム及びデータ記憶装置 |
JP2007025880A (ja) * | 2005-07-13 | 2007-02-01 | Canon Inc | データ転送方式 |
JP4421593B2 (ja) * | 2006-11-09 | 2010-02-24 | 株式会社ソニー・コンピュータエンタテインメント | マルチプロセッサシステム、その制御方法、プログラム及び情報記憶媒体 |
JP5528001B2 (ja) | 2009-04-08 | 2014-06-25 | キヤノン株式会社 | 情報処理装置、情報処理方法 |
JP5720470B2 (ja) * | 2011-07-27 | 2015-05-20 | 富士通株式会社 | 処理装置,試験信号生成装置及び試験信号生成方法 |
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