JPH09179810A

JPH09179810A - ユニット選択装置

Info

Publication number: JPH09179810A
Application number: JP7337581A
Authority: JP
Inventors: Atsuo Fukuda; 敦男福田; Yasuhisa Masuo; 泰央増尾
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1995-12-25
Filing date: 1995-12-25
Publication date: 1997-07-11
Also published as: CN1108574C; DE19649676A1; CN1157961A; KR100196091B1; KR970049625A; US5862405A

Abstract

(57)【要約】【課題】周辺ユニットにユニットアドレスを自動的に設
定する。【解決手段】ＣＰＵユニットに信号線３を介して複数台
の周辺ユニット１が接続される。ＣＰＵユニットは各周
辺ユニット１を個別に選択してアクセスする。信号線３
は周辺ユニットをバス接続してアドレスを伝送する信号
線と、周辺ユニット１を順次接続して書込指示信号を転
送する信号線とを備える。書込指示信号は周辺ユニット
１の接続順で順次転送され、書込指示信号を受けた周辺
ユニット１のみがユニットアドレスを受け取ってラッチ
回路１１ａに保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ装置
やプログラマブルコントローラのようにＣＰＵユニット
に周辺ユニットを信号線を介して接続して構築されるシ
ステムにおいて、ＣＰＵユニットが周辺ユニットを選択
的にアクセスするためのユニット選択装置に関するもの
である。

【０００２】

【従来の技術】一般に、コンピュータ装置やプログラマ
ブルコントローラにおいては、プログラムに従って動作
するプロセッサを備えたＣＰＵユニットと、データの入
出力や複雑な演算のようにＣＰＵユニットを補助する機
能を有した周辺ユニットとを組み合わせることによりシ
ステムが構築されている。周辺ユニットは複数台設けら
れるのが普通であり、図２１に示すように、各周辺ユニ
ット１はＣＰＵユニット２に対して信号線（バス接続し
てある）３を介して接続される。したがって、ＣＰＵユ
ニット２が各周辺ユニット１と個別にデータを授受する
には、各周辺ユニット１を個別に選択することが必要で
あって、この要求を満たすために従来より以下のような
構成が考えられている。

【０００３】すなわち、ＣＰＵユニット２と各周辺ユニ
ット１との間に、データを授受するための信号線３とは
別に周辺ユニット１を選択するための信号線をそれぞれ
設け、各信号線を通して各周辺ユニット１を選択する構
成がある。しかしながら、この構成では周辺ユニット１
の台数分の信号線が必要になるから、システム規模が大
きくなって周辺ユニット１の台数が多くなると配線数が
多くなるという問題が生じる。

【０００４】これに対して、各周辺ユニット１に個別の
ユニットアドレスをあらかじめ設定しておき、ＣＰＵユ
ニット２から信号線３に呼出アドレスを送出することに
より、呼出アドレスに一致するユニットアドレスの設定
されている周辺ユニット１を選択する構成がある。この
構成では、周辺ユニット１が時分割的に選択されるか
ら、システム規模が大きくなって周辺ユニット１の台数
が増加しても配線数が増加することがないという利点を
有している。

【０００５】

【発明が解決しようとする課題】しかしながら、従来構
成では周辺ユニット１のユニットアドレスはスイッチに
より設定されていたものであるから、ユニットアドレス
の設定作業が面倒であり、また各周辺ユニット１に対し
てユニットアドレスを個別に設定するから、周辺ユニッ
ト１の台数が多くなったり、周辺ユニット１を後から追
加するような場合には、ユニットアドレスを重複して設
定するなどの誤設定が生じやすいという問題を有してい
る。

【０００６】本発明は上記事由に鑑みて為されたもので
あり、その目的は、周辺ユニットにユニットアドレスを
設定しＣＰＵユニットからの呼出アドレスによって周辺
ユニットを選択する構成を採用することにより少ない配
線数で多数台の周辺ユニットの選択を可能とし、しかも
ユニットアドレスの設定を自動化することにより設定作
業を容易にするとともに誤設定を防止したユニット選択
装置を提供することにある。

【０００７】

【課題を解決するための手段】請求項１の発明は、ＣＰ
Ｕユニットに信号線を介して複数台の周辺ユニットを接
続し、ＣＰＵユニットが各周辺ユニットを個別に選択し
てアクセスするユニット選択装置であって、ＣＰＵユニ
ットに周辺ユニットをバス接続する第１の信号線と周辺
ユニットを順次接続する第２の信号線とを備え、ＣＰＵ
ユニットから第１の信号線を通して選択信号とともに伝
送される書込アドレスをユニットアドレスとして記憶す
るアドレス設定手段と、ＣＰＵユニットから第２の信号
線を通して伝送される書込指示信号を選択信号の受信毎
に順送りに後段の周辺ユニットに転送する信号転送手段
と、後段の周辺ユニットに書込指示信号を転送すると選
択信号の受信を禁止するゲート手段と、ＣＰＵユニット
から第１の信号線を通して伝送される呼出アドレスとア
ドレス設定手段に設定されているユニットアドレスとを
比較し一致時にＣＰＵユニットからのアクセスを許可す
るアクセス許可手段とを周辺ユニットに備えることを特
徴とする。

【０００８】この構成によれば、周辺ユニットにアドレ
スを設定する際に、周辺ユニットを接続順にアドレスの
書込状態として、個別にユニットアドレスを書き込むよ
うにしてある。したがって、ＣＰＵユニットにおいて発
生させる書込アドレスに誤りがなければユニットアドレ
スを誤設定することはなく、しかもすべての周辺ユニッ
トに対してユニットアドレスをＣＰＵユニットから設定
することにより、周辺ユニットを個別に操作して設定す
る従来構成に比較してユニットアドレスの設定作業が容
易になるのである。

【０００９】請求項２の発明では、請求項１の発明にお
いて、第１の信号線は呼出アドレスと書込アドレスとを
伝送する個別の線路を備え、アドレス設定手段と信号転
送手段とは選択信号が入力されると書込アドレスおよび
書込指示信号をラッチするラッチ回路により構成され、
ゲート手段はラッチ回路にラッチされた書込指示信号を
受けてラッチ回路への選択信号の入力を禁止するゲート
回路よりなることを特徴とする。

【００１０】請求項３の発明では、請求項１の発明にお
いて、第１の信号線は呼出アドレスと書込アドレスとを
伝送する共通の線路を備え、アドレス設定手段と信号転
送手段とは選択信号が入力されると書込アドレスおよび
書込指示信号をラッチするラッチ回路により構成され、
ゲート手段はラッチ回路にラッチされた書込指示信号を
受けてラッチ回路への選択信号の入力を禁止するゲート
回路よりなることを特徴とする。

【００１１】請求項４の発明では、請求項１の発明にお
いて、アドレス設定手段と信号転送手段とは選択信号が
入力されると書込アドレスおよび書込指示信号を保持す
るフリップフロップにより構成され、ゲート手段はフリ
ップフロップに保持された書込指示信号を受けてフリッ
プフロップへの選択信号の入力を禁止するゲート回路よ
りなることを特徴とする。

【００１２】請求項５の発明は、請求項１記載の発明に
おいて、アドレス設定手段は選択信号が入力されると書
込アドレスをラッチする第１のラッチ回路よりなり、信
号転送手段は選択信号が入力されると書込指示信号を保
持する第２のラッチ回路よりなり、ゲート手段は第２の
ラッチ回路に保持された書込指示信号を受けて第１およ
び第２のラッチ回路への選択信号の入力を禁止するゲー
ト回路よりなることを特徴とする。

【００１３】請求項６の発明では、請求項１記載の発明
において、第１の信号線は呼出アドレスをパラレルデー
タとして伝送する第１の線路と、書込アドレスをシリア
ルデータとして伝送する第２の線路とを備え、アドレス
設定手段は第２の線路から入力されるシリアルデータの
書込アドレスをパラレルデータに変換するシリアル／パ
ラレル変換回路と、シリアル／パラレル変換回路より出
力されるパラレルデータの書込アドレスを選択信号が入
力されるとラッチするラッチ回路とにより構成され、前
記ラッチ回路は選択信号が入力されると書込指示信号を
ラッチする信号転送手段に兼用され、ゲート手段はラッ
チ回路にラッチされた書込指示信号を受けてラッチ回路
への選択信号の入力を禁止するゲート回路よりなること
を特徴とする。

【００１４】この構成によれば、書込アドレスの伝送を
１本の信号線のみで行なうことができるから、信号線の
本数が少なくなる。請求項７の発明は、ＣＰＵユニット
に信号線を介して複数台の周辺ユニットを接続し、ＣＰ
Ｕユニットが各周辺ユニットを個別に選択してアクセス
するユニット選択装置であって、ＣＰＵユニットに周辺
ユニットをバス接続する第１の信号線と周辺ユニットを
順次接続する第２の信号線とを備え、ＣＰＵユニットか
ら第１の信号線を通して選択信号と同期して伝送される
パルス信号を計数するカウンタと、選択信号が入力され
るとカウンタの出力値をユニットアドレスとしてラッチ
するとともに、ＣＰＵユニットから第２の信号線を通し
て伝送される書込指示信号をラッチするラッチ回路と、
書込指示信号がラッチ回路にラッチされることにより後
段の周辺ユニットに書込指示信号が転送されるとラッチ
回路にラッチされた書込指示信号を受けてラッチ回路へ
の選択信号の入力を禁止するゲート回路と、ＣＰＵユニ
ットから第１の信号線を通して伝送される呼出アドレス
とラッチ回路に設定されているユニットアドレスとを比
較し一致時にＣＰＵユニットからのアクセスを許可する
アクセス許可手段とを周辺ユニットに備えることを特徴
とする。

【００１５】この構成によれば、カウンタの計数値がユ
ニットアドレスになるから、書込アドレスの伝送に要す
る信号線の本数が少ないとともに、書込アドレスが自動
的に生成されることになり、ユニットアドレスの誤設定
の可能性が大幅に低減されることになる。請求項８の発
明は、ＣＰＵユニットに信号線を介して複数台の周辺ユ
ニットを接続し、ＣＰＵユニットが各周辺ユニットを個
別に選択してアクセスするユニット選択装置であって、
ＣＰＵユニットに周辺ユニットをバス接続する第１の信
号線と周辺ユニットを順次接続する第２の信号線とを備
え、ＣＰＵユニットから第１の信号線を通して選択信号
とともに伝送される書込アドレスを選択信号の入力毎に
ユニットアドレスとしてラッチする第１のラッチ回路
と、ＣＰＵユニットから第２の信号線を通して伝送され
る書込指示信号を選択信号の入力毎に保持する第２のラ
ッチ回路と、第２のラッチ回路に入力される書込指示信
号を受けて第１のラッチ回路への選択信号の入力を禁止
するゲート回路と、ＣＰＵユニットから第１の信号線を
通して伝送される呼出アドレスと第１のラッチ回路に設
定されているユニットアドレスとを比較し一致時にＣＰ
Ｕユニットからのアクセスを許可するアクセス許可手段
とを周辺ユニットに備えることを特徴とする。

【００１６】請求項９の発明は、ＣＰＵユニットに信号
線を介して複数台の周辺ユニットを接続し、ＣＰＵユニ
ットが各周辺ユニットを個別に選択してアクセスするユ
ニット選択装置であって、ＣＰＵユニットに周辺ユニッ
トをバス接続する第１の信号線と周辺ユニットにアドレ
スを伝送する第２の信号線とを備え、ＣＰＵユニットか
ら第１の信号線を通して伝送される選択信号の入力毎に
第２の信号線上のアドレス値をユニットアドレスとして
ラッチするラッチ回路と、ラッチ回路によりユニットア
ドレスが設定されていないときにはＣＰＵユニット側か
ら第２の信号線を通して伝送された値に一定値の加減算
を施して後段側に伝送しユニットアドレスが設定される
とＣＰＵユニット側と後段側とを接続する加算回路と、
ＣＰＵユニットから第２の信号線を通して伝送される呼
出アドレスとラッチ回路に設定されているユニットアド
レスとを比較し一致時にＣＰＵユニットからのアクセス
を許可するアクセス許可手段とを周辺ユニットに備える
ことを特徴とする。

【００１７】請求項１０の発明は、ＣＰＵユニットに信
号線を介して複数台の周辺ユニットを接続し、ＣＰＵユ
ニットが各周辺ユニットを個別に選択してアクセスする
ユニット選択装置であって、ＣＰＵユニットに周辺ユニ
ットをバス接続する第１の信号線と周辺ユニットを順次
接続する第２の信号線とを備え、ＣＰＵユニット側から
第２の信号線を介して選択指示信号が入力されていると
きにＣＰＵユニットから第１の信号線を介して選択信号
が入力されると選択指示信号を次段の周辺ユニットに転
送する信号転送手段と、次段の周辺ユニットに選択指示
信号を転送する前の前記選択信号によりＣＰＵユニット
からのアクセスを許可し選択指示信号の転送後に選択信
号が入力されるとＣＰＵユニットからのアクセスを禁止
するアクセス許可手段と、次段の周辺ユニットに選択指
示信号を転送した後に選択信号が入力されると選択信号
の受信を禁止するゲート手段と、第１の信号線を通して
伝送されるリセット信号により信号転送手段とアクセス
許可手段とゲート手段とを初期状態にリセットするリセ
ット手段とを周辺ユニットに備えることを特徴とする。

【００１８】この構成によれば、アドレスを周辺ユニッ
トに設定することなく周辺ユニットを個別に選択してＣ
ＰＵユニットからのアクセスを可能になる。すなわち、
ＣＰＵユニットから順次接続されている周辺ユニットに
対して接続順に対応する個数の選択信号を送出すれば、
その周辺ユニットに対してＣＰＵユニットからのアクセ
スが許可される。したがって、アクセスする周辺ユニッ
トを変更する場合にはリセット信号により同じ手順を繰
り返すことになるが、周辺ユニットの個数が比較的少な
いときにはアクセスに要する時間遅れは問題にならず、
むしろ信号線の本数を少なくすることができる点で有利
になる。

【００１９】請求項１１の発明では、請求項１０記載の
発明において、信号転送手段は選択信号が入力されると
選択指示信号をラッチする第１のラッチ回路により構成
され、アクセス許可手段は選択指示信号が入力されてい
るときに選択信号が入力されると自己の反転出力を保持
する第２のラッチ回路と、第２のラッチ回路の出力によ
り開閉される第１のゲート回路とにより構成され、ゲー
ト手段は第１および第２のラッチ回路の出力の組み合わ
せに応じた論理値を出力する論理回路と、第１および第
２のラッチ回路への選択信号の入力経路に挿入され第１
のラッチ回路により選択指示信号が出力されかつ第２の
ラッチ回路によりＣＰＵユニットからのアクセスが非許
可であるときに前記論理回路の出力に基づいて選択信号
の通過を禁止する第２のゲート回路であることを特徴と
する。

【００２０】請求項１２の発明では、請求項１０記載の
発明において、信号転送手段は選択信号が入力されると
選択指示信号をラッチする第１のラッチ回路により構成
され、アクセス許可手段は選択信号が入力されると第１
のラッチ回路の出力をラッチする第２のラッチ回路と、
第１および第２のラッチ回路の出力の組み合わせに応じ
た論理値を出力する論理回路とにより構成され、ゲート
手段は第１のラッチ回路への選択信号の入力経路に挿入
され第１のラッチ回路から選択指示信号が出力されると
第１のラッチ回路への選択信号の通過を許可するゲート
回路であることを特徴とする。

【００２１】請求項１３の発明は、請求項１の発明にお
いて、マザーボード上に複数個の周辺ユニットを着脱自
在に接続するユニット装着用スロットが設けられ、マザ
ーボードにはＣＰＵユニット側からの第２の信号線を周
辺ユニットを通して後段側に接続する状態と周辺ユニッ
トを通さずに後段側に接続する状態とを選択する経路選
択手段が設けられていることを特徴とする。

【００２２】この構成によれば、マザーボード上に複数
設けたユニット装着用スロットに周辺ユニットを装着す
る場合において、周辺ユニットが順次接続される信号線
を含む場合に、ユニット装着用スロットに周辺ユニット
が装着されていなくとも、経路選択手段の状態を選択す
れば、次段の周辺ユニットへの信号伝送が可能になる。
つまり、ユニット装着用スロットには周辺ユニットを順
に詰めて装着する必要がなくなり、周辺ユニットの着脱
の自由度が高くなる。

【００２３】請求項１４の発明では、請求項１３の発明
において、経路選択手段はユニット装着用スロットに周
辺ユニットが装着されていないときにオンになる機械的
スイッチであることを特徴とする。請求項１５の発明で
は、請求項１３の発明において、経路選択手段はＣＰＵ
ユニット側の信号線とユニット装着用スロットに装着さ
れる周辺ユニットからの信号線との一方を後段側の信号
線に択一的に接続するセレクタであって、セレクタはユ
ニット装着用スロットに周辺ユニットが装着されると周
辺ユニットからの切換信号を受けて周辺ユニットからの
信号線を後段側の信号線に接続することを特徴とする。

【００２４】請求項１６の発明では、請求項１５の発明
において、セレクタは、切換信号の入力時に周辺ユニッ
トからの信号を通過させる第１のゲートと、切換信号の
反転値の入力時にＣＰＵユニット側からの信号を通過さ
せる第２のゲートと、両ゲートの出力値の論理和を後段
側の信号線に送出する論理回路とにより構成されている
ことを特徴とする。

【００２５】請求項１７の発明は、マザーボード上に設
けたユニット装着用スロットに着脱自在に接続される複
数個の周辺ユニットを信号線を介してＣＰＵユニットに
接続し、ＣＰＵユニットが各周辺ユニットを個別に選択
してアクセスするユニット選択装置であって、ＣＰＵユ
ニットに周辺ユニットをバス接続する第１の信号線を通
してＣＰＵユニットから選択信号とともに伝送される書
込アドレスをユニットアドレスとして記憶するアドレス
設定手段と、ＣＰＵユニットから第１の信号線を通して
伝送される呼出アドレスとアドレス設定手段に設定され
ているユニットアドレスとを比較し一致時にＣＰＵユニ
ットからのアクセスを許可するアクセス許可手段とを周
辺ユニットに備え、ＣＰＵユニットから第２の信号線を
通して伝送される書込指示信号を選択信号の受信毎に順
送りに後段の周辺ユニットに転送する信号転送手段と、
後段の周辺ユニットに書込指示信号を転送するとアドレ
ス設定手段への選択信号の入力を禁止するゲート手段と
をユニット装着用スロットごとにマザーボード上に備え
ることを特徴とする。

【００２６】この構成によれば、請求項１３の発明と同
様にユニット装着用スロットへの周辺ユニットの着脱の
自由度が高くなるとともに、ユニットアドレスの設定に
用いる回路をマザーボード側に設けていることにより、
経路選択手段が不要になって周辺ユニットの小型化につ
ながる。

【００２７】

【発明の実施の形態】以下の各実施形態においては、図
２１に示した従来構成と同様に、ＣＰＵユニット２に対
して信号線３を介して複数台の周辺ユニット１を接続す
ることを前提にしている。また、以下の実施形態ではＣ
ＰＵユニット２と周辺ユニット１との間で授受されるデ
ータの経路については省略してあり、各周辺ユニット１
にユニットアドレスを設定する構成、およびＣＰＵユニ
ット１からの呼出アドレスと各周辺ユニット１に設定し
たユニットアドレスとを用いて周辺ユニット１とＣＰＵ
ユニット２との間でのデータの授受を許可する構成のみ
を示す。

【００２８】（実施形態１）本実施形態における周辺ユ
ニット１は、図１に示すように、ユニットアドレスを記
憶するアドレス設定手段としてのラッチ回路１１ａと、
ＣＰＵユニット２から伝送された呼出アドレスがラッチ
回路１１ａに設定されたユニットアドレスに一致したと
きに一致信号を出力するアドレス比較回路１２と、アド
レス比較回路１２から一致信号が出力されたときにＣＰ
Ｕユニット２からのセレクト信号ＣＳを通過させる第１
のゲート回路１３と、ＣＰＵユニット２からの選択信号
ＵＳＰに基づいてラッチ回路１１への書込信号を生成す
る第２のゲート回路１４とを備える。

【００２９】ここではＣＰＵユニット２からの呼出アド
レスは３ビットであって、信号線３には３ビットのアド
レス信号（呼出アドレス）ＵＳ０〜ＵＳ２および３ビッ
トの書込アドレスＳＤ０〜ＳＤ２とのほか、１ビットず
つのセレクト信号ＣＳと選択信号ＵＳＰと書込指示信号
ＵＳとリセット信号ＲＥＳＥＴとが伝送される。これら
の信号のうち、書込指示信号ＵＳのみはＣＰＵユニット
２に近い（ここでの「近い」という意味は、信号経路上
での意味であり空間的な距離ではない）周辺ユニットト
１から順送りに転送され、他の信号はすべての周辺ユニ
ット１に同時に伝送される。つまり、書込指示信号ＵＳ
の伝送に用いる信号線は順次接続され、他の信号線は周
辺ユニット１をＣＰＵユニット２にバス接続することに
なる。

【００３０】しかして、ラッチ回路１１ａは４ビットの
データをラッチするように構成され、４ビットのうちの
３ビットはユニットアドレスとして用いられ、残りの１
ビットは書込指示信号ＵＳの転送用に用いられる。この
ラッチ回路１１ａは、第２のゲート回路１４からクロッ
ク端子Ｃｋに入力される信号の立ち上がり毎に各入力端
子Ｄ０〜Ｄ３に入力されているビット値をラッチし、次
にクロック端子Ｃｋへの信号が立ち上がるか、リセット
端子Ｒにリセット信号ＲＥＳＥＴが入力されるまでは、
入力された各ビット値を出力端子Ｑ０〜Ｑ３から出力し
続ける。書込指示信号ＵＳの転送用に用いる入力端子Ｄ
３および出力端子Ｑ３は、ＣＰＵユニット２から次々に
順送りに接続される。つまり、ＣＰＵユニット２にもっ
とも近い１段目の周辺ユニット１のラッチ回路１１ａの
入力端子Ｄ３はＣＰＵユニット２に接続され、次に近い
２段目の周辺ユニット１のラッチ回路１１ａの入力端子
Ｄ３は１段目の周辺ユニット１のラッチ回路１１ａの出
力端子Ｑ３に接続されるのである。ラッチ回路１１ａの
他の入力端子Ｄ０〜Ｄ２については各周辺ユニット１に
おいて送り配線されることにより並列的に接続される
（つまりバス接続である）。

【００３１】第２のゲート回路１４の一方の入力はラッ
チ回路１１ａの１つの出力端子Ｑ３の出力であって、出
力端子Ｑ３の出力がＬレベルのときに、第２のゲート回
路１４の他方の入力がラッチ回路１１ａのクロック端子
Ｃｋに入力される。ここに、第２のゲート回路１４の上
記他方の入力はＣＰＵユニット２からの選択信号ＵＳＰ
であり、選択信号ＵＳＰは一定時間だけＬレベルになる
信号として入力される。したがって、ラッチ回路１１の
出力端子Ｑ３の出力がＬレベルである期間に選択信号Ｕ
ＳＰが発生すると、選択信号ＵＳＰの立ち上がりと同時
にラッチ回路１１のクロック端子Ｃｋへの入力が立ち上
がり、ラッチ回路１１の入力端子Ｄ０〜Ｄ３に入力され
ているビット値が出力端子Ｑ０〜Ｑ３に現れる。

【００３２】また、アドレス比較回路１２は３ビットの
デジタル比較器であって、各３ビットの入力端子Ａ０〜
Ａ２およびＢ０〜Ｂ２に入力されている各ビット値が一
致すると第１のゲート回路１３に一致信号を出力する。
一致信号は第１のゲート回路１３の一方の入力をＬレベ
ルとする信号であり、この状態では第１のゲート回路１
３の他方の入力が出力に現れる。第１のゲート回路１３
の上記他方の入力はＣＰＵユニット２からのセレクト信
号ＣＳであり、アドレス比較回路１２から一致信号が出
力される状態でＬレベル（アクティブ）のセレクト信号
ＣＳが入力されていると第１のゲート回路１３からの出
力もＬレベル（アクティブ）になり、周辺ユニット１と
ＣＰＵユニット２との間でデータの授受が許可される。

【００３３】次に動作を説明する。ＣＰＵユニット２が
各周辺ユニット１のラッチ回路１１ａにユニットアドレ
スの書込を指示する際には、図２（ａ）のようにラッチ
回路１１の入力端子Ｄ０〜Ｄ２に対して書込アドレスＳ
Ｄ０〜ＳＤ２を入力するとともに書込アドレスＳＤ０〜
ＳＤ２を変更するたびに図２（ｂ）のように一定時間だ
けＬレベルになる選択信号ＵＳＰを伝送する。また、Ｃ
ＰＵユニット２からはラッチ回路１１ａの入力端子Ｄ３
に対してＨレベルの書込指示信号ＵＳを送出しておく。

【００３４】ここで、ユニットアドレスの書込を開始し
た時点ではＣＰＵユニット２にもっとも近い１段目の周
辺ユニット１のラッチ回路１１ａの入力端子Ｄ３への入
力信号ＵＳ−ＩＮ（図２（ｃ）参照）のみがＨレベルに
なっており、２段目以降の周辺ユニット１のラッチ回路
１１ａの入力端子Ｄ３への入力信号はＬレベルになって
いる。選択信号ＵＳＰが入力されるとゲート回路１４の
出力が変化してラッチ回路１１ａのクロック端子Ｃｋの
入力信号が立ち上がるから、書込アドレスＳＤ０〜ＳＤ
２と書込指示信号ＵＳとがラッチ回路１１ａに保持され
る。この時点で図２（ｄ）のようにラッチ回路１１ａの
出力端子Ｑ３からの出力信号ＵＳ−ＯＵＴはＨレベルに
なるから、選択信号ＵＳＰが入力されてもゲート回路１
４の出力は変化しなくなる。また同時に、次段の周辺ユ
ニット１のラッチ回路１１ａの入力端子Ｄ３への入力信
号ＵＳ−ＩＮがＨレベルになる（図２（ｅ）参照）。以
後同様にして各周辺ユニット１で書込指示信号ＵＳが順
送りに転送されることになる（図２（ｆ）〜（ｈ）参
照）。

【００３５】上述の動作によって、書込アドレスＳＤ０
〜ＳＤ２および選択信号ＵＳＰはすべての周辺ユニット
１に対して一斉に伝送されることになるが、書込指示信
号ＵＳは各周辺ユニット１に順次転送されるから、各周
辺ユニット１のラッチ回路１１ａに書込アドレスＳＤ０
〜ＳＤ２を個別に伝送することができるのである。要す
るに、各周辺ユニット１にユニットアドレスが設定され
ていない初期状態においては、周辺ユニット１を識別す
るためにＣＰＵユニット２からの接続順を利用するので
あって、周辺ユニット１を１台ずつ書込アドレスＳＤ０
〜ＳＤ２の書込が許可される状態とすることにより、ア
ドレスを用いることなく各周辺ユニット１への情報伝送
を可能にするのである。また、各周辺ユニット１のユニ
ットアドレスはＣＰＵユニット２から自動的に書き込ま
れ、しかも、そのユニットアドレスは周辺ユニット１の
接続順に従って書き込まれるから、ユニットアドレスの
誤設定を防止することができる。

【００３６】以上のようにしてラッチ回路１１ａにユニ
ットアドレスが設定された後には、アドレス信号（呼出
アドレス）ＵＳ０〜ＵＳ２を信号線３に送出するととも
にＬレベルのセレクト信号ＣＳを伝送すれば、呼出アド
レスに一致するユニットアドレスの設定されている周辺
ユニット１において、アドレス比較回路１２の出力がア
クティブになり、セレクト信号ＣＳがゲート回路１３を
通過してその周辺ユニット１のアクセスが許可されるの
である。

【００３７】なお、上述の例では呼出アドレスおよびユ
ニットアドレスを３ビットとしているが、周辺ユニット
１の台数を多くする場合にはアドレスのビット数を増や
せば容易に対応することができる。（実施形態２）実施形態１では、書込アドレスＳＤ０〜
ＳＤ２と呼出アドレスＵＳ０〜ＵＳ２とを別経路で伝送
していたが、本実施形態は図３に示すように、両者を同
じ経路で伝送するようにしたものである。ユニットアド
レスを設定する際には、ラッチ回路１１ａを一旦リセッ
トするから、出力値は「０００」であり、書込アドレス
には「０００」以外のものを用いるようにすれば、セレ
クト信号ＣＳがゲート回路１３を通過することがなく、
実施形態１と同様に動作する。この構成を採用すれば、
信号線３の本数を実施形態１よりも削減することができ
るから、コストの低減につながる。他の構成および動作
は実施形態１と同様である。

【００３８】（実施形態３）本実施形態は、図４に示す
ように、実施形態１におけるラッチ回路１１ａをフリッ
プフロップ（Ｄフリップフロップ）１１ｂにより実現し
たものである。他の構成および動作は実施形態１と同様
である。（実施形態４）本実施形態は、図５に示すように、実施
形態１におけるラッチ回路１１ａに代えて、ユニットア
ドレスを保持する３ビットのラッチ回路１１ｃと書込指
示信号ＵＳを転送する１ビットのラッチ回路１１ｄとを
機能別に設けたものである。他の構成および動作は実施
形態１と同様である。

【００３９】（実施形態５）本実施形態は、図６に示す
ように、書込アドレスＳＤをシリアルデータとして伝送
するものである。一方、ラッチ回路１１ａはユニットア
ドレスをパラレルデータとして保持しているから、シリ
アルデータである書込アドレスＳＤをパラレスデータに
変換することが必要である。そこで、書込アドレスＳＤ
をパラレルデータに変換するパラレル／シリアル変換回
路１５をラッチ回路１１ａの入力側に設けてある。他の
構成および動作は実施形態１と同様である。

【００４０】（実施形態６）本実施形態は、図７に示す
ように、実施形態５のパラレル／シリアル変換回路１５
に代えてカウンタ１６を設けたものである。ただし、実
施形態５ではＣＰＵユニット２が書込アドレスをシリア
ルデータで発生しているのに対して、本実施形態ではＣ
ＰＵユニット２からは図８（ａ）のようなパルス信号Ｐ
Ｄを出力し、このパルス信号ＰＤをカウンタ１６により
計数するとともに、図８（ｂ）のように得られるカウン
タ１６での計数値をラッチ回路１１ａに書込アドレスと
して与えるようにしてある。つまり、図８（ｃ）のよう
にパルス信号ＰＤに同期させて選択信号ＵＳＰをＣＰＵ
ユニット２から送出することにより（パルス信号ＰＤの
送出から一定時間後に選択信号ＵＳＰを送出する）、カ
ウンタ１６の計数値をラッチ回路１１ａに保持させるこ
とができるのである。図８（ｄ）〜（ｉ）は図２（ｃ）
〜（ｈ）と同様の信号を示す。

【００４１】本実施形態の構成によれば、ＣＰＵユニッ
ト２においては書込アドレスを作成する必要がなく、各
周辺ユニット１において書込アドレスが自動的に生成さ
れるから、各周辺ユニット１においてユニットアドレス
が重複して設定されることがなく、ユニットアドレスの
誤設定を防止することができる。他の構成および動作は
実施形態１と同様である。

【００４２】（実施形態７）本実施形態は、図９に示す
ように、実施形態４とほぼ同様の構成を有するものであ
るが、ラッチ回路１１ｄの出力をゲート回路１４の一方
の入力とする代わりに、ラッチ回路１１ｄの入力をゲー
ト回路１４の一方の入力として用いている。したがっ
て、実施形態４ではゲート回路１４の入力はともに負論
理入力となっているのに対し、本実施形態ではラッチ回
路１１ｄの入力端に接続される一方の入力端子を正論理
入力としてある。また、ラッチ１１ｄのクロック端子Ｃ
ｋには、ゲート回路１４の出力ではなく選択信号ＵＳＰ
を用いる。

【００４３】本実施形態の場合、書込指示信号ＵＳがＨ
レベルのままに保たれていると、ゲート回路１４は選択
信号ＵＳＰの入力毎に出力を変化させ、選択信号ＵＳＰ
がＣＰＵユニット２から出力されるたびにラッチ回路１
１ｃはユニットアドレスを更新することになる。つま
り、各周辺ユニット１に個別にユニットアドレスを設定
することができなくなる。そこで、図１０（ｃ）に示す
ように、ＣＰＵユニット２は１つの書込アドレスを１つ
の周辺ユニット１に書き込んだ後（図１０（ａ）（ｂ）
参照）、書込指示信号ＵＳを立ち下げる（非アクティブ
にする）ようにしてある。ラッチ回路１１ｄの出力は図
１０（ｄ）のように選択信号ＵＳＰを受け取った時点で
Ｈレベルになっているから、次段の周辺ユニット１には
書込指示信号ＵＳＰを転送することができる。

【００４４】また、選択信号ＵＳＰがラッチ回路１１ｄ
のクロック端子Ｃｋに入力されていることにより、次段
の周辺ユニット１にユニットアドレスが設定されると、
図１０（ｄ）のようにラッチ回路１１ｄの出力がＬレベ
ルになり、図１０（ｅ）のように次段の周辺ユニット１
のラッチ回路１１ｄの入力もＬレベルになる。この時点
では次段の周辺ユニット１のラッチ回路１１ｄの出力は
図１０（ｆ）のようにＨレベルであって、図１０（ｇ）
（ｈ）のように各周辺ユニット１に対して書込指示信号
ＵＳを順次転送することができるのである。他の構成お
よび動作は実施形態１と同様である。

【００４５】（実施形態８）本実施形態は、図１１に示
すように、実施形態２におけるゲート回路１４を省略
し、またラッチ回路１１ａの入力端子Ｄ３にはＨレベル
（アクティブ）の信号を常時入力してある。ラッチ回路
１１ａの出力端子Ｑ３の出力は遅延回路１９を通して加
算回路１７に切換信号として入力される。アドレス信号
ＵＳ０〜ＵＳ２はラッチ回路１１ａおよび比較回路１２
だけではなく加算回路１７にも入力されている。加算回
路１７は遅延回路１９から切換信号としてＬレベルの信
号が入力されているときにアクティブになり、アドレス
信号ＵＳ０〜ＵＳ２を１だけインクリメントして出力す
る（＋１の表記により表している）。また、切換信号と
してＨレベルの信号が入力されているときにはスルー状
態（±０の表記により表している）となりアドレス信号
ＵＳ０〜ＵＳ２をそのまま通過させる。遅延回路１９の
出力は選択信号ＵＳＰによりラッチ回路１１ａの出力端
子Ｑ３からの出力がＨレベルになってもＬレベルに保た
れ、その後、選択信号ＵＳＰの発生間隔以上の時間が経
過するとＨレベルになる。

【００４６】しかして、周辺ユニット１にユニットアド
レスを設定する際には、ＣＰＵユニット２からアドレス
信号ＵＳ０〜ＵＳ２として、たとえば「０００」を出力
しておき、実施形態１と同様に選択信号ＵＳＰを間欠的
に発生させる。選択信号ＵＳＰを設けたラッチ回路１１
ａはアドレス信号ＵＳ０〜ＵＳ２をユニットアドレスと
して保持し、出力端子Ｑ３からＨレベルの信号を出力す
る。この時点では加算回路１７によりアドレス信号ＵＳ
０〜ＵＳ２に１を加算した信号が次段の周辺ユニット１
に送られており、次の選択信号ＵＳＰが入力されて次段
の周辺ユニット１にその加算値がユニットアドレスとし
て設定された後に、遅延回路１９の出力である切換信号
がＨレベルとなって、加算回路１７はスルー状態にな
る。つまり、ＣＰＵユニット２からのアドレス信号を通
過させる状態になる。

【００４７】このようにしてアドレス信号ＵＳ０〜ＵＳ
２を順次加算しながら次段の周辺ユニット１に送ってユ
ニットアドレスを設定するのである。ユニットアドレス
の設定後には加算回路１７はスルー状態になるから、加
算回路１７を設けていない信号線と同様に機能すること
になる。なお、上述の例では加算回路１７においてアド
レス信号ＵＳ０〜ＵＳ２をインクリメントしているが、
１だけディクリメントする構成を採用し、ＣＰＵユニッ
ト２からは、アドレス信号ＵＳ０〜ＵＳ２としてたとえ
ば「１１１」を出力しておき、周辺ユニット１にはＣＰ
Ｕユニット２に近い順に大きいユニットアドレスが設定
されるようにしてもよい。

【００４８】（実施形態９）本実施形態は、周辺ユニッ
ト１にアドレスを設定することなく、ＣＰＵユニット２
からの接続順に各周辺ユニット１を選択するようにした
ものである。すなわち、周辺ユニット１は、図１２に示
すように、２個のラッチ回路２１，２２を備える。ま
た、ＣＰＵユニット２から出力されるＨレベルの選択指
示信号ＸＳとラッチ回路２１の反転出力との論理積を求
めてラッチ回路２１に入力するアンド回路２３と、ラッ
チ回路２１の反転出力とラッチ回路２２の非反転出力と
の論理積を求めるアンド回路２４とが設けられる。アン
ド回路２４の出力はゲート回路２５に入力され、アンド
回路２４は出力がＬレベルであると、ＣＰＵユニット１
から伝送される選択信号ＵＳＰがゲート回路２５を通過
する。このゲート回路２５の出力は各ラッチ回路２１，
２２のクロック端子Ｃｋに入力される。さらに、ラッチ
回路２１の反転出力とセレクト信号ＳＣとが入力される
ゲート回路２６も設けられ、ゲート回路２６はラッチ回
路２１の反転出力がＬレベルのときに、セレクト信号Ｃ
Ｓを通過させる。このゲート回路２６は実施形態１のゲ
ート回路１３と同様の機能を有し、ゲート回路２６の出
力がＬレベル（アクティブ）になると周辺ユニット１へ
のアクセスが許可されるのである。

【００４９】しかして、ＣＰＵユニット２からはリセッ
ト信号ＲＥＳＥＴの出力後にラッチ回路２２およびアン
ド回路２３に対してＨレベルの選択指示信号ＸＳが出力
される。この時点ではラッチ回路２２の非反転出力はＬ
レベルであり、アンド回路２４の出力もＬレベルである
から、図１３（ａ）のような選択信号ＵＳＰがＣＰＵユ
ニット２から送出されると選択信号ＵＳＰはゲート回路
２５を通過する。つまり、選択信号ＵＳＰが出力される
とゲート回路２５の出力が変化し、ラッチ回路２１，２
２のクロック端子Ｃｋへの入力が立ち上がった時点で、
図１３（ｃ）（ｄ）のように、各ラッチ回路２１，２２
はＨレベルをラッチすることになる。したがって、ラッ
チ回路２１の非反転出力はＬレベルになり、ゲート回路
２６はセレクト信号ＣＳの通過を許可する。このとき、
ラッチ回路２２の非反転出力は次段の周辺ユニット１の
ラッチ回路２２の入力として転送される。

【００５０】この時点でアンド回路２４の出力はＬレベ
ルであるから、ゲート回路２５は依然として選択信号Ｕ
ＳＰを通過させることが可能であり、次に選択信号ＵＳ
Ｐがゲート回路２５に入力されると各ラッチ回路２１，
２２のクロック端子Ｃｋへの信号が立ち上がる。ここ
に、ラッチ回路２１は反転出力がＬレベルであることに
よりアンド回路２３の出力もＬレベルになっており、選
択信号ＵＳＰの入力によってラッチ回路２１の反転出力
がＨレベルになる（図１３（ｃ）参照）。つまり、アン
ド回路２４の出力がＨレベルになり両ゲート回路２５，
２６はセレクト信号ＣＳと選択信号ＵＳＰとを通過不能
にする。

【００５１】また、この時点で次段の周辺ユニット１に
おいて上述の動作が行なわれているからゲート回路２６
が開放され（図１３（ｅ）（ｆ）参照）、セレクト信号
ＣＳの通過が許可される。つまり、２段目の周辺ユニッ
ト１でセレクト信号ＣＳの通過が許可されると、１段目
の周辺ユニット１ではセレクト信号ＣＳが非通過になる
のであり、以後は同様の動作によって選択信号ＵＳＰの
個数と同数段目の周辺ユニット１のみが択一的にセレク
ト信号ＣＳの通過を許可することになる（３段目の周辺
ユニットは図１３（ｇ）（ｈ）のようになる）。

【００５２】上述したように、本実施形態においては選
択信号ＵＳＰの個数によって周辺ユニット１を指定する
から、各周辺ユニット１にはアドレスの設定が不要であ
り、信号線３の本数もアドレスを設定する場合より少な
くなる。なお、周辺ユニット１を選択した後に他の周辺
ユニット１を選択する場合には、図１３（ｂ）のように
リセット信号ＲＥＳＥＴを送出した後、上記動作を繰り
返せばよい。また、上述の例では選択指示信号としてＨ
レベルをアクティブに設定しているが、Ｌレベルをアク
ティブとするように回路を構成してもよい。さらに、ラ
ッチ回路２１，２２はフリップフロップに置き換えるこ
とが可能である。

【００５３】（実施形態１０）本実施形態は、実施形態
９とほぼ同様の動作を行なうものであるが、図１４に示
すように、２個ラッチ回路２１ｂ，２２２ｂと、ゲート
回路２５ｂ，２６ｂと、１個のオア回路２７とにより構
成してある。ラッチ回路２２ｂはＣＰＵユニット２から
の選択指示信号（Ｈレベル）ＸＳを選択信号ＵＳＰの立
ち上がり時にラッチし、非反転出力を次段の周辺ユニッ
ト１のラッチ回路２２ｂに転送する。また、ラッチ回路
２１ｂはラッチ回路２２ｂの非反転入力をラッチする。
ラッチ回路２１ｂのクロック端子Ｃｋには、ラッチ回路
２２ｂの反転出力と選択信号ＵＳＰとが入力されるゲー
ト回路２５ｂの出力が入力されており、ゲート回路２５
ｂはラッチ回路２２ｂの非反転出力がＬレベルのときに
選択信号ＵＳＰを通過可能とする。さらに、ラッチ回路
２１ｂの非反転出力とラッチ回路２２ｂの反転出力とは
オア回路２７に入力され、このオア回路２７の出力がＬ
レベルのときにゲート回路２６ｂはセレクト信号ＣＳを
通過させる。

【００５４】いま、図１５（ａ）に示すように、ＣＰＵ
ユニット２から選択信号ＵＳＰが間欠的に出力されると
すると、１段目の周辺ユニット１においては、図１５
（ｄ）（ｅ）のように、選択信号ＵＳＰの入力前はラッ
チ回路２１ｂの反転出力はＬレベルでありラッチ回路２
２ｂの非反転出力はＨレベルであるから、図１５（ｃ）
のようにオア回路２７の出力Sel はＨレベルであってゲ
ート回路２６ｂはセレクト信号ＣＳを通過させない状態
になっている。このとき、選択信号ＵＳＰが入力される
と、ラッチ回路２２ｂの非反転出力がＨレベルになり、
次段の周辺ユニット１に選択指示信号ＸＳを転送する。
また、この選択信号ＵＳＰはゲート回路２５ｂを通過し
ないからラッチ回路２１ｂの出力は変化しないが、ラッ
チ回路２２ｂの反転出力がＬレベルになることによりゲ
ート回路２５ｂは次の選択信号ＵＳＰの通過を可能にす
る。しかして、ラッチ回路２１ｂの非反転出力とラッチ
回路２２ｂの反転出力とがともにＬレベルになるからオ
ア回路２７の出力Sel がＬレベルになり、ゲート回路２
６ｂはセレクト信号ＣＳの通過を許可する。

【００５５】ＣＰＵユニット２から選択信号ＵＳＰが連
続的に出力されているときには、次の選択信号ＵＳＰが
入力されると、ゲート回路２５ｂを通してラッチ回路２
１ｂのクロック端子Ｃｋに選択信号ＵＳＰが入力され、
この時点ではラッチ回路２１ｂの入力端子Ｄに入力され
ているラッチ回路２２ｂの出力はＨレベルであるから、
ラッチ回路２１ｂの非反転出力がＨレベルになり、オア
回路２７の出力Sel がＨレベルになってゲート回路２６
ｂではセレクト信号ＣＳを通過させないようにする。

【００５６】また、この選択信号ＵＳＰにより次段の周
辺ユニット１は図１５（ｆ）（ｇ）（ｈ）のような動作
になりセレクト信号ＣＳの通過を許可される。同様に３
段目の周辺ユニット１は図１５（ｉ）（ｊ）（ｋ）のよ
うに動作する。このようにして、選択信号ＵＳＰの個数
分に相当する位置の周辺ユニット１のみがセレクト信号
ＣＳの通過を許可するのである。本実施形態の他の構成
および動作は実施形態９と同様である。

【００５７】（実施形態１１）本実施形態は、図１６に
示すように、図９に示した実施形態７において、ラッチ
回路１１ｄの入力端子Ｄと出力端子Ｑとの間にスイッチ
ＳＷを付加したものである。ここに、本実施形態は、図
１７に示すように、ＣＰＵユニット２と各周辺ユニット
１を接続する信号線３がマザーボードＢ上に形成されて
おり、たとえばマザーボードＢに設けたユニット装着用
スロットに周辺ユニット１を装着することによりシステ
ムが構築できるようにしてある。しかして、スイッチＳ
ＷはマザーボードＢの上に設けられており、周辺ユニッ
ト１が装着されていない状態ではスイッチＳＷがオンに
なるようにしてある。書込指示信号ＵＳを転送できるよ
うにしてある。

【００５８】つまり、書込指示信号ＵＳを伝送する信号
線３はバス接続されていないから、図１７に示すような
構成の場合に、周辺ユニット１の装着されていないユニ
ット装着用スロットがあると、その後段側のユニット装
着用スロットに周辺ユニット１が装着されていても実施
形態７の構成では書込指示信号ＵＳを転送することがで
きないことになる。そこで、スイッチＳＷを設けること
により、周辺ユニット１が装着されていない箇所では周
辺ユニット１を通すことなく書込指示信号ＵＳを伝送で
きるようにしているのである。他の構成および動作は実
施形態７と同様である。

【００５９】（実施形態１２）本実施形態は、図１８に
示すように、実施形態１１においてスイッチＳＷに代え
てセレクタ１８を設けたものであって、このセレクタ１
８は端子ＳＥＬに入力される切換信号がＬレベルである
と入力端子Ａへの信号を出力とし、切換信号がＨレベル
であると入力端子Ｂへの信号を出力とする。端子ＳＥＬ
にはプルダウン抵抗Ｒが接続されており、また、プルダ
ウン抵抗Ｒの一端は周辺ユニット１を装着したときに電
源電圧Ｖｃｃ（つまりＨレベル）が切換信号として印加
されるようにしてある。

【００６０】したがって、マザーボードＢの上の対応す
るユニット装着用スロットに周辺ユニット１が装着され
ていなければ、プルダウン抵抗Ｒにより端子ＳＥＬへの
切換信号がＬレベルになり、入力端子Ａへの入力信号が
出力される。すなわち、対応するユニット装着用スロッ
トに周辺ユニット１が装着されていない状態で書込指示
信号ＵＳがセレクタ１８を通過する。また、ユニット装
着用スロットに周辺ユニット１が装着されていれば、端
子ＳＥＬにＨレベルの切換信号が入力され、周辺ユニッ
ト１を通過した書込指示信号ＵＳがセレクタ１８を通過
する。他の構成および動作は実施形態７と同様である。

【００６１】（実施形態１３）本実施形態は、図１９に
示すように、実施形態１２におけるセレクタ１８と同機
能を論理回路により実現したものである。すなわち、４
個のナンド回路３１〜３４を用いて構成されるものであ
り、１個のナンド回路３４は入力端を短絡することによ
り反転回路として機能させている。ナンド回路３１には
書込指示信号ＵＳとナンド回路３４の出力とが入力さ
れ、ナンド回路３２にはプルダウン抵抗Ｒの一端が接続
されるとともにラッチ回路１１ｄの出力が入力される。
つまり、ナンド回路３１の一端が入力端子Ａ、ナンド回
路３２の一端が入力端子Ｂ、他端が端子ＳＥＬとして機
能する。また、ナンド回路３１，３２の出力はナンド回
路３３に入力され、ナンド回路３３から次段の周辺ユニ
ット１への出力がなされる。ナンド回路３４の入力端子
はナンド回路３２の一方の入力端子に接続され端子ＳＥ
Ｌとして機能する。

【００６２】しかして、マザーボードＢのユニット装着
用スロットに対応する周辺ユニット１が装着されていな
い状態では、ナンド回路３２，３４の出力はＨレベルで
あるから、書込指示信号ＵＳＰはナンド回路３１で反転
され、ナンド回路３３で再度反転されてそのまま通過す
ることになる。一方、周辺ユニット１が装着されている
と、ナンド回路３４の出力がＬレベルになるから、書込
指示信号ＵＳＰはナンド回路３１を通過することができ
なくなり、ナンド回路３２がラッチ回路１１ｄの出力を
通過させることになる。したがって、ラッチ回路１１ｄ
の出力がナンド回路３２で反転され、ナンド回路３３で
再度反転されることにより次段の周辺ユニット１にラッ
チ回路１１ｄの出力を転送することができるのである。
他の構成および動作は実施形態７と同様である。

【００６３】（実施形態１４）本実施形態は、図２０に
示すように、図９に示した実施形態７と回路構成は同じ
ものであるが、ゲート回路１４とラッチ回路１１ｄとを
マザーボードＢに設けた構成としてある。すなわち、こ
の構成では、ユニットアドレスが未設定であるときに周
辺ユニット１を個別に選択する機能を周辺ユニット１に
設けず、マザーボードＢに設けているのである。したが
って、周辺ユニット１の有無にかかわらず書込指示信号
ＵＳＰはラッチ回路１１ｄを介して順送りに転送するこ
とができる。また、各周辺ユニット１を装着する部位に
ラッチ回路１１ｄを設けているから、ラッチ回路１１ｄ
の出力によってマザーボードＢの選択位置を知ることが
できる。すなわち、各位置のユニット装着用スロットを
選択しているときに周辺ユニット１の接続状態をＣＰＵ
ユニット２に返すようにすれば、周辺ユニット１の実装
・未実装を検出することも可能になる。他の構成および
動作は実施形態７と同様である。

【００６４】なお、実施形態１１ないし実施形態１４に
おいて、バス接続されている信号線３は周辺ユニット１
の有無にかかわらずＣＰＵユニット１に接続されている
ことはいうまでもない。

【００６５】

【発明の効果】請求項１の発明は、ＣＰＵユニットに信
号線を介して複数台の周辺ユニットを接続し、ＣＰＵユ
ニットが各周辺ユニットを個別に選択してアクセスする
ユニット選択装置であって、ＣＰＵユニットに周辺ユニ
ットをバス接続する第１の信号線と周辺ユニットを順次
接続する第２の信号線とを備え、ＣＰＵユニットから第
１の信号線を通して選択信号とともに伝送される書込ア
ドレスをユニットアドレスとして記憶するアドレス設定
手段と、ＣＰＵユニットから第２の信号線を通して伝送
される書込指示信号を選択信号の受信毎に順送りに後段
の周辺ユニットに転送する信号転送手段と、後段の周辺
ユニットに書込指示信号を転送すると選択信号の受信を
禁止するゲート手段と、ＣＰＵユニットから第１の信号
線を通して伝送される呼出アドレスとアドレス設定手段
に設定されているユニットアドレスとを比較し一致時に
ＣＰＵユニットからのアクセスを許可するアクセス許可
手段とを周辺ユニットに備えるものであり、周辺ユニッ
トにアドレスを設定する際に、周辺ユニットを接続順に
アドレスの書込状態として、個別にユニットアドレスを
書き込むようにしているので、ＣＰＵユニットにおいて
発生させる書込アドレスに誤りがなければユニットアド
レスを誤設定することはなく、しかもすべての周辺ユニ
ットに対してユニットアドレスをＣＰＵユニットから設
定することにより、周辺ユニットを個別に操作して設定
する従来構成に比較してユニットアドレスの設定作業が
容易になるという効果を奏する。

【００６６】請求項６の発明は、第１の信号線は呼出ア
ドレスをパラレルデータとして伝送する第１の線路と、
書込アドレスをシリアルデータとして伝送する第２の線
路とを備え、アドレス設定手段は第２の線路から入力さ
れるシリアルデータの書込アドレスをパラレルデータに
変換するシリアル／パラレル変換回路と、シリアル／パ
ラレル変換回路より出力されるパラレルデータの書込ア
ドレスを選択信号が入力されるとラッチするラッチ回路
とにより構成され、前記ラッチ回路は選択信号が入力さ
れると書込指示信号をラッチする信号転送手段に兼用さ
れ、ゲート手段はラッチ回路にラッチされた書込指示信
号を受けてラッチ回路への選択信号の入力を禁止するゲ
ート回路よりなるものであり、請求項１の発明の効果に
加えて書込アドレスの伝送を１本の信号線のみで行なう
ことができるから、信号線の本数が少なくなるという利
点がある。

【００６７】請求項７の発明は、ＣＰＵユニットに信号
線を介して複数台の周辺ユニットを接続し、ＣＰＵユニ
ットが各周辺ユニットを個別に選択してアクセスするユ
ニット選択装置であって、ＣＰＵユニットに周辺ユニッ
トをバス接続する第１の信号線と周辺ユニットを順次接
続する第２の信号線とを備え、ＣＰＵユニットから第１
の信号線を通して選択信号と同期して伝送されるパルス
信号を計数するカウンタと、選択信号が入力されるとカ
ウンタの出力値をユニットアドレスとしてラッチすると
ともに、ＣＰＵユニットから第２の信号線を通して伝送
される書込指示信号をラッチするラッチ回路と、書込指
示信号がラッチ回路にラッチされることにより後段の周
辺ユニットに書込指示信号が転送されるとラッチ回路に
ラッチされた書込指示信号を受けてラッチ回路への選択
信号の入力を禁止するゲート回路と、ＣＰＵユニットか
ら第１の信号線を通して伝送される呼出アドレスとラッ
チ回路に設定されているユニットアドレスとを比較し一
致時にＣＰＵユニットからのアクセスを許可するアクセ
ス許可手段とを周辺ユニットに備えるものであり、カウ
ンタの計数値がユニットアドレスになるから、書込アド
レスの伝送に要する信号線の本数が少ないとともに、書
込アドレスが自動的に生成されることになり、ユニット
アドレスの誤設定の可能性が大幅に低減されるという利
点がある。

【００６８】請求項１０の発明は、ＣＰＵユニットに信
号線を介して複数台の周辺ユニットを接続し、ＣＰＵユ
ニットが各周辺ユニットを個別に選択してアクセスする
ユニット選択装置であって、ＣＰＵユニットに周辺ユニ
ットをバス接続する第１の信号線と周辺ユニットを順次
接続する第２の信号線とを備え、ＣＰＵユニット側から
第２の信号線を介して選択指示信号が入力されていると
きにＣＰＵユニットから第１の信号線を介して選択信号
が入力されると選択指示信号を次段の周辺ユニットに転
送する信号転送手段と、次段の周辺ユニットに選択指示
信号を転送する前の前記選択信号によりＣＰＵユニット
からのアクセスを許可し選択指示信号の転送後に選択信
号が入力されるとＣＰＵユニットからのアクセスを禁止
するアクセス許可手段と、次段の周辺ユニットに選択指
示信号を転送した後に選択信号が入力されると選択信号
の受信を禁止するゲート手段と、第１の信号線を通して
伝送されるリセット信号により信号転送手段とアクセス
許可手段とゲート手段とを初期状態にリセットするリセ
ット手段とを周辺ユニットに備えるものであり、アドレ
スを周辺ユニットに設定することなく周辺ユニットを個
別に選択してＣＰＵユニットからのアクセスを可能にし
ているから、ＣＰＵユニットから順次接続されている周
辺ユニットに対して接続順に対応する個数の選択信号を
送出すれば、その周辺ユニットに対してＣＰＵユニット
からのアクセスが許可されることになる。その結果、信
号線の本数を少なくすることができるという効果を奏す
る。

【００６９】請求項１３の発明は、マザーボード上に複
数個の周辺ユニットを着脱自在に接続するユニット装着
用スロットが設けられ、マザーボードにはＣＰＵユニッ
ト側からの第２の信号線を周辺ユニットを通して後段側
に接続する状態と周辺ユニットを通さずに後段側に接続
する状態とを選択する経路選択手段が設けられているも
のであり、マザーボード上に複数設けたユニット装着用
スロットに周辺ユニットを装着する場合において、周辺
ユニットが順次接続される信号線を含む場合に、ユニッ
ト装着用スロットに周辺ユニットが装着されていなくと
も、経路選択手段の状態を選択すれば、次段の周辺ユニ
ットへの信号伝送が可能になるという利点がる。つま
り、ユニット装着用スロットには周辺ユニットを順に詰
めて装着する必要がなくなり、周辺ユニットの着脱の自
由度が高くなるという効果を奏するのである。

【００７０】請求項１７の発明は、マザーボード上に設
けたユニット装着用スロットに着脱自在に接続される複
数個の周辺ユニットを信号線を介してＣＰＵユニットに
接続し、ＣＰＵユニットが各周辺ユニットを個別に選択
してアクセスするユニット選択装置であって、ＣＰＵユ
ニットに周辺ユニットをバス接続する第１の信号線を通
してＣＰＵユニットから選択信号とともに伝送される書
込アドレスをユニットアドレスとして記憶するアドレス
設定手段と、ＣＰＵユニットから第１の信号線を通して
伝送される呼出アドレスとアドレス設定手段に設定され
ているユニットアドレスとを比較し一致時にＣＰＵユニ
ットからのアクセスを許可するアクセス許可手段とを周
辺ユニットに備え、ＣＰＵユニットから第２の信号線を
通して伝送される書込指示信号を選択信号の受信毎に順
送りに後段の周辺ユニットに転送する信号転送手段と、
後段の周辺ユニットに書込指示信号を転送するとアドレ
ス設定手段への選択信号の入力を禁止するゲート手段と
をユニット装着用スロットごとにマザーボード上に備え
るものであり、請求項１３の発明と同様にユニット装着
用スロットへの周辺ユニットの着脱の自由度が高くなる
とともに、ユニットアドレスの設定に用いる回路をマザ
ーボード側に設けていることにより、経路選択手段が不
要になって周辺ユニットの小型化につながるという利点
がある。

【図面の簡単な説明】

【図１】実施形態１を示すブロック図である。

【図２】同上の動作説明図である。

【図３】実施形態２を示すブロック図である。

【図４】実施形態３を示すブロック図である。

【図５】実施形態４を示すブロック図である。

【図６】実施形態５を示すブロック図である。

【図７】実施形態６を示すブロック図である。

【図８】同上の動作説明図である。

【図９】実施形態７を示すブロック図である。

【図１０】同上の動作説明図である。

【図１１】実施形態８を示すブロック図である。

【図１２】実施形態９を示すブロック図である。

【図１３】同上の動作説明図である。

【図１４】実施形態１０を示すブロック図である。

【図１５】同上の動作説明図である。

【図１６】実施形態１１を示すブロック図である。

【図１７】実施形態１１の使用例を示すブロック図であ
る。

【図１８】実施形態１２を示すブロック図である。

【図１９】実施形態１３を示すブロック図である。

【図２０】実施形態１４を示すブロック図である。

【図２１】従来例を示すブロック図である。

【符号の説明】

１周辺ユニット２ＣＰＵユニット３信号線１１ａラッチ回路１１ｂフリップフロップ１１ｃラッチ回路１１ｄラッチ回路１２アドレス比較回路１３ゲート回路１４ゲート回路１５シリアル／パラレル変換回路１６カウンタ１７加算回路１８セレクタ１９遅延回路ＳＷスイッチ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵユニットに信号線を介して複数台
の周辺ユニットを接続し、ＣＰＵユニットが各周辺ユニ
ットを個別に選択してアクセスするユニット選択装置で
あって、ＣＰＵユニットに周辺ユニットをバス接続する
第１の信号線と周辺ユニットを順次接続する第２の信号
線とを備え、ＣＰＵユニットから第１の信号線を通して
選択信号とともに伝送される書込アドレスをユニットア
ドレスとして記憶するアドレス設定手段と、ＣＰＵユニ
ットから第２の信号線を通して伝送される書込指示信号
を選択信号の受信毎に順送りに後段の周辺ユニットに転
送する信号転送手段と、後段の周辺ユニットに書込指示
信号を転送すると選択信号の受信を禁止するゲート手段
と、ＣＰＵユニットから第１の信号線を通して伝送され
る呼出アドレスとアドレス設定手段に設定されているユ
ニットアドレスとを比較し一致時にＣＰＵユニットから
のアクセスを許可するアクセス許可手段とを周辺ユニッ
トに備えることを特徴とするユニット選択装置。
【請求項２】第１の信号線は呼出アドレスと書込アド
レスとを伝送する個別の線路を備え、アドレス設定手段
と信号転送手段とは選択信号が入力されると書込アドレ
スおよび書込指示信号をラッチするラッチ回路により構
成され、ゲート手段はラッチ回路にラッチされた書込指
示信号を受けてラッチ回路への選択信号の入力を禁止す
るゲート回路よりなることを特徴とする請求項１記載の
ユニット選択装置。
【請求項３】第１の信号線は呼出アドレスと書込アド
レスとを伝送する共通の線路を備え、アドレス設定手段
と信号転送手段とは選択信号が入力されると書込アドレ
スおよび書込指示信号をラッチするラッチ回路により構
成され、ゲート手段はラッチ回路にラッチされた書込指
示信号を受けてラッチ回路への選択信号の入力を禁止す
るゲート回路よりなることを特徴とする請求項１記載の
ユニット選択装置。
【請求項４】アドレス設定手段と信号転送手段とは選
択信号が入力されると書込アドレスおよび書込指示信号
を保持するフリップフロップにより構成され、ゲート手
段はフリップフロップに保持された書込指示信号を受け
てフリップフロップへの選択信号の入力を禁止するゲー
ト回路よりなることを特徴とする請求項１記載のユニッ
ト選択装置。
【請求項５】アドレス設定手段は選択信号が入力され
ると書込アドレスをラッチする第１のラッチ回路よりな
り、信号転送手段は選択信号が入力されると書込指示信
号を保持する第２のラッチ回路よりなり、ゲート手段は
第２のラッチ回路に保持された書込指示信号を受けて第
１および第２のラッチ回路への選択信号の入力を禁止す
るゲート回路よりなることを特徴とする請求項１記載の
ユニット選択装置。
【請求項６】第１の信号線は呼出アドレスをパラレル
データとして伝送する第１の線路と、書込アドレスをシ
リアルデータとして伝送する第２の線路とを備え、アド
レス設定手段は第２の線路から入力されるシリアルデー
タの書込アドレスをパラレルデータに変換するシリアル
／パラレル変換回路と、シリアル／パラレル変換回路よ
り出力されるパラレルデータの書込アドレスを選択信号
が入力されるとラッチするラッチ回路とにより構成さ
れ、前記ラッチ回路は選択信号が入力されると書込指示
信号をラッチする信号転送手段に兼用され、ゲート手段
はラッチ回路にラッチされた書込指示信号を受けてラッ
チ回路への選択信号の入力を禁止するゲート回路よりな
ることを特徴とする請求項１記載のユニット選択装置。
【請求項７】ＣＰＵユニットに信号線を介して複数台
の周辺ユニットを接続し、ＣＰＵユニットが各周辺ユニ
ットを個別に選択してアクセスするユニット選択装置で
あって、ＣＰＵユニットに周辺ユニットをバス接続する
第１の信号線と周辺ユニットを順次接続する第２の信号
線とを備え、ＣＰＵユニットから第１の信号線を通して
選択信号と同期して伝送されるパルス信号を計数するカ
ウンタと、選択信号が入力されるとカウンタの出力値を
ユニットアドレスとしてラッチするとともに、ＣＰＵユ
ニットから第２の信号線を通して伝送される書込指示信
号をラッチするラッチ回路と、書込指示信号がラッチ回
路にラッチされることにより後段の周辺ユニットに書込
指示信号が転送されるとラッチ回路にラッチされた書込
指示信号を受けてラッチ回路への選択信号の入力を禁止
するゲート回路と、ＣＰＵユニットから第１の信号線を
通して伝送される呼出アドレスとラッチ回路に設定され
ているユニットアドレスとを比較し一致時にＣＰＵユニ
ットからのアクセスを許可するアクセス許可手段とを周
辺ユニットに備えることを特徴とするユニット選択装
置。
【請求項８】ＣＰＵユニットに信号線を介して複数台
の周辺ユニットを接続し、ＣＰＵユニットが各周辺ユニ
ットを個別に選択してアクセスするユニット選択装置で
あって、ＣＰＵユニットに周辺ユニットをバス接続する
第１の信号線と周辺ユニットを順次接続する第２の信号
線とを備え、ＣＰＵユニットから第１の信号線を通して
選択信号とともに伝送される書込アドレスを選択信号の
入力毎にユニットアドレスとしてラッチする第１のラッ
チ回路と、ＣＰＵユニットから第２の信号線を通して伝
送される書込指示信号を選択信号の入力毎に保持する第
２のラッチ回路と、第２のラッチ回路に入力される書込
指示信号を受けて第１のラッチ回路への選択信号の入力
を禁止するゲート回路と、ＣＰＵユニットから第１の信
号線を通して伝送される呼出アドレスと第１のラッチ回
路に設定されているユニットアドレスとを比較し一致時
にＣＰＵユニットからのアクセスを許可するアクセス許
可手段とを周辺ユニットに備えることを特徴とするユニ
ット選択装置。
【請求項９】ＣＰＵユニットに信号線を介して複数台
の周辺ユニットを接続し、ＣＰＵユニットが各周辺ユニ
ットを個別に選択してアクセスするユニット選択装置で
あって、ＣＰＵユニットに周辺ユニットをバス接続する
第１の信号線と周辺ユニットにアドレスを伝送する第２
の信号線とを備え、ＣＰＵユニットから第１の信号線を
通して伝送される選択信号の入力毎に第２の信号線上の
アドレス値をユニットアドレスとしてラッチするラッチ
回路と、ラッチ回路によりユニットアドレスが設定され
ていないときにはＣＰＵユニット側から第２の信号線を
通して伝送された値に一定値の加減算を施して後段側に
伝送しユニットアドレスが設定されるとＣＰＵユニット
側と後段側とを接続する加算回路と、ＣＰＵユニットか
ら第２の信号線を通して伝送される呼出アドレスとラッ
チ回路に設定されているユニットアドレスとを比較し一
致時にＣＰＵユニットからのアクセスを許可するアクセ
ス許可手段とを周辺ユニットに備えることを特徴とする
ユニット選択装置。
【請求項１０】ＣＰＵユニットに信号線を介して複数
台の周辺ユニットを接続し、ＣＰＵユニットが各周辺ユ
ニットを個別に選択してアクセスするユニット選択装置
であって、ＣＰＵユニットに周辺ユニットをバス接続す
る第１の信号線と周辺ユニットを順次接続する第２の信
号線とを備え、ＣＰＵユニット側から第２の信号線を介
して選択指示信号が入力されているときにＣＰＵユニッ
トから第１の信号線を介して選択信号が入力されると選
択指示信号を次段の周辺ユニットに転送する信号転送手
段と、次段の周辺ユニットに選択指示信号を転送する前
の前記選択信号によりＣＰＵユニットからのアクセスを
許可し選択指示信号の転送後に選択信号が入力されると
ＣＰＵユニットからのアクセスを禁止するアクセス許可
手段と、次段の周辺ユニットに選択指示信号を転送した
後に選択信号が入力されると選択信号の受信を禁止する
ゲート手段と、第１の信号線を通して伝送されるリセッ
ト信号により信号転送手段とアクセス許可手段とゲート
手段とを初期状態にリセットするリセット手段とを周辺
ユニットに備えることを特徴とするユニット選択装置。
【請求項１１】信号転送手段は選択信号が入力される
と選択指示信号をラッチする第１のラッチ回路により構
成され、アクセス許可手段は選択指示信号が入力されて
いるときに選択信号が入力されると自己の反転出力を保
持する第２のラッチ回路と、第２のラッチ回路の出力に
より開閉される第１のゲート回路とにより構成され、ゲ
ート手段は第１および第２のラッチ回路の出力の組み合
わせに応じた論理値を出力する論理回路と、第１および
第２のラッチ回路への選択信号の入力経路に挿入され第
１のラッチ回路により選択指示信号が出力されかつ第２
のラッチ回路によりＣＰＵユニットからのアクセスが非
許可であるときに前記論理回路の出力に基づいて選択信
号の通過を禁止する第２のゲート回路であることを特徴
とする請求項１０記載のユニット選択装置。
【請求項１２】信号転送手段は選択信号が入力される
と選択指示信号をラッチする第１のラッチ回路により構
成され、アクセス許可手段は選択信号が入力されると第
１のラッチ回路の出力をラッチする第２のラッチ回路
と、第１および第２のラッチ回路の出力の組み合わせに
応じた論理値を出力する論理回路とにより構成され、ゲ
ート手段は第１のラッチ回路への選択信号の入力経路に
挿入され第１のラッチ回路から選択指示信号が出力され
ると第１のラッチ回路への選択信号の通過を許可するゲ
ート回路であることを特徴とする請求項１０記載のユニ
ット選択装置。
【請求項１３】マザーボード上に複数個の周辺ユニッ
トを着脱自在に接続するユニット装着用スロットが設け
られ、マザーボードにはＣＰＵユニット側からの第２の
信号線を周辺ユニットを通して後段側に接続する状態と
周辺ユニットを通さずに後段側に接続する状態とを選択
する経路選択手段が設けられていることを特徴とする請
求項１記載のユニット選択装置。
【請求項１４】経路選択手段はユニット装着用スロッ
トに周辺ユニットが装着されていないときにオンになる
機械的スイッチであることを特徴とする請求項１３記載
のユニット選択装置。
【請求項１５】経路選択手段はＣＰＵユニット側の信
号線とユニット装着用スロットに装着される周辺ユニッ
トからの信号線との一方を後段側の信号線に択一的に接
続するセレクタであって、セレクタはユニット装着用ス
ロットに周辺ユニットが装着されると周辺ユニットから
の切換信号を受けて周辺ユニットからの信号線を後段側
の信号線に接続することを特徴とする請求項１３記載の
ユニット選択装置。
【請求項１６】セレクタは、切換信号の入力時に周辺
ユニットからの信号を通過させる第１のゲートと、切換
信号の反転値の入力時にＣＰＵユニット側からの信号を
通過させる第２のゲートと、両ゲートの出力値の論理和
を後段側の信号線に送出する論理回路とにより構成され
ていることを特徴とする請求項１５記載のユニット選択
装置。
【請求項１７】マザーボード上に設けたユニット装着
用スロットに着脱自在に接続される複数個の周辺ユニッ
トを信号線を介してＣＰＵユニットに接続し、ＣＰＵユ
ニットが各周辺ユニットを個別に選択してアクセスする
ユニット選択装置であって、ＣＰＵユニットに周辺ユニ
ットをバス接続する第１の信号線を通してＣＰＵユニッ
トから選択信号とともに伝送される書込アドレスをユニ
ットアドレスとして記憶するアドレス設定手段と、ＣＰ
Ｕユニットから第１の信号線を通して伝送される呼出ア
ドレスとアドレス設定手段に設定されているユニットア
ドレスとを比較し一致時にＣＰＵユニットからのアクセ
スを許可するアクセス許可手段とを周辺ユニットに備
え、ＣＰＵユニットから第２の信号線を通して伝送され
る書込指示信号を選択信号の受信毎に順送りに後段の周
辺ユニットに転送する信号転送手段と、後段の周辺ユニ
ットに書込指示信号を転送するとアドレス設定手段への
選択信号の入力を禁止するゲート手段とをユニット装着
用スロットごとにマザーボード上に備えることを特徴と
するユニット選択装置。