KR100196091B1

KR100196091B1 - 주변장치 선택 시스템

Info

Publication number: KR100196091B1
Application number: KR1019960057252A
Authority: KR
Inventors: 아츠오 후쿠다; 야스오 마스오
Original assignee: 이마이 기요스케; 마츠시다 덴코 가부시키가이샤
Priority date: 1995-12-25
Filing date: 1996-11-26
Publication date: 1999-06-15
Also published as: CN1157961A; KR970049625A; US5862405A; JPH09179810A; CN1108574C; DE19649676A1

Abstract

장치주소가 주변장치에 자동으로 설정된다. 복수의 주변장치(1)가 신호라인(3)을 통하여 CPU장치에 접속된다. CPU장치는 주변장치를 개별적으로 선택함으로써 각각의 주변장치(1)를 액세스한다. 신호라인(3)에는 주변장치의 버스접속으로 주소를 전송하기 위한 제1신호라인(31)과 주변장치(1)의 종속 접속에 의해 기입명령신호를 전송하기 위한 제2신호라인(32)이 제공된다. 기입명령신호는 주변장치(1)가 접속되는 순서로 순차 전송되며, 기입명령신호가 수신된 주변장치(1)만이 장치주소를 수신하여 랫치회로(11a)로 보유한다.

Description

주변장치 선택 시스템

제1도는 본 발명을 구현하는 주변장치 선택 시스템을 나타내는 블록도.

제2a 내지 2d도는 본 발명을 구현하는 주변장치 선택 시스템내에서 CPU장치의 다양한 인터페이스 회로를 나타내는 블록도.

제3도는 본 발명의 제1실시예 따르는 주변장치의 인터페이스 회로를 나타내는 회로도.

제4a 내지 제4h도는 본 발명의 제1실시예에 따르는 주변장치 선택 시스템의 동작을 나타내는 신호파형을 도시하는 도.

제5도는 본 발명의 제2실시예에 따르는 주변장치의 인터페이스 회로를 나타내는 회로도.

제6도는 본 발명의 제3실시예에 따르는 주변장치의 인터페이스 회로를 나타내는 회로도.

제7도는 본 발명의 제4실시예에 따르는 주변장치의 인터페이스 회로를 나타내는 회로도.

제8a도 및 제8b도는 본 발명의 제5실시예에 따르는 주변장치 선택 시스템의 CPU장치 및 주변장치의 인터페이스 회로를 나타내는 회로도.

제9a도 및 제9b도는 본 발명의 제6실시예에 따르는 주변장치 선택 시스템의 CPU장치 및 주변장치의 인터페이스 회로를 나타내는 회로도.

제10a도 및 제10b도는 본 발명이 제6실시예에 따르는 주변장치 선택 시스템의 동작을 나타내는 신호파형을 도시하는 도.

제11도는 본 발명의 제7실시예에 따르는 주변장치 선택 시스템의 동작을 나타내는 신호파형을 도시하는 도.

제12a도 및 제12b도는 본 발명이 제7실시예에 따르는 주변장치 선택 시스템의 동작을 나타내는 신호파형을 도시하는 도.

제13도는 본 발명의 제8실시예에 따르는 주변장치의 인터페이스회로를 나타내는 회로도.

제14a도 및 제14b도는 본 발명의 제9실시예에 따르는 주변장치 선택 시스템내의 CPU장치 및 주변장치의 인터페이스회로를 나타내는 회로도.

제15a도 내지 제15h는 본 발명이 제9실시예에 따르는 주변장치 선택 시스템의 동작을 나타내는 신호파형을 도시하는 도.

제16도는 본 발명의 제10실시예에 따르는 주변장치의 인터페이스회로를 나타내는 회로도.

제17a도 및 제17k도는 본 발명이 제10실시예에 따르는 주변장치 선택 시스템의 동작을 나타내는 신호파형을 도시하는 도.

제18도는 본 발명의 제11실시예를 나타내는 회로도.

제19도는 본 발명의 제11실시예에 따르는 주변장치 선택 시스템을 나타내는 블록도.

제20도는 본 발명의 제12실시예를 나타내는 회로도.

제21도는 본 발명의 제13실시예를 나타내는 회로도.

제22도는 본 발명의 제14실시예를 나타내는 회로도.

제23도는 종래기술에 따르는 주변장치 선택 시스템을 나타내는 블록도.

[발명의 배경]

[발명의 분야]

본 발명은 컴퓨터 시스템 또는 프로그래밍가능 제어기와 같은 CPU장치로서 주변장치를 선택적으로 액세스하는 CPU장치에 신호라인을 통하여 주변장치를 접속시키므로써 구축되는 주변장치 선택 시스템에 관한 것이다.

[종래기술의 설명]

일반적인 컴퓨터 시스템 또는 프로그래밍가능 제어기에 있어서, 그 시스템은 데이터 입력/출력 및 복합적 계산의 동작을 위하여 CPU장치를 보조하는 기능을 가진 주변장치를 갖춘 프로그램에 대응하여 동작하는 프로세서를 가진 CPU장치를 접속으로써 구축된다. 복수의 주변장치를 제공하는 것이 보통이고, 제23도에 도시된 것처럼 주변장치(1)는 신호라인(3)을 통하여 CPU장치에 접속된다. CPU장치(2)와 개별적인 주변장치(1) 사이에의 통신을 위하여, 주변장치(1)가 개별적으로 선택되는 것이 필요하다. 이러한 요건을 만족시키기 위하여, 다음과 같은 구조가 고려되고 있다.

각각의 주변장치(1)를 선택하기 위한 신호라인은 데이터 통신을 위하여 신호라인(3)으로 부터 분리된 각각의 신호라인을 통하여 각각의 주변장치(1)를 선택하도록 CPU장치와 각각의 주변장치(1) 사이에 제공된다. 하지만 이러한 구조는 도선의 수가 시스템의 크기의 증가와 함께 주변장치(1)의 수의 증가에 대응하여 증가한다는 문제를 야기하고, 주변장치(1)의 수에 대응하는 수의 신호라인을 요구한다.

상기와 대조적으로, 어떤 구조는 각각의 주변장치(1)에 개별적인 장치 주소가 예비적으로 제공되고, CPU장치(2)로부터 신호라인(3)으로 호출주소를 송신하므로서, 호출주소와 일치하는 장치주소가 설정되는 주변장치가 선택된다. 이 구조에 따라서, 주변장치(1)는 시분할식으로 선택되고, 이 배열은 도선의 수가, 시스템 크기의 증가와 함께 주변장치(1)의 수가 증가되는 때에도, 증가하지 않는 이점을 가진다.

하지만, 종래기술의 구조에 따르면, 각각의 주변장치(1)의 장치주소는 스위치에 의하여 설정되고, 그리하여 장치주소 설정작업은 어렵게 된다. 더나아가, 장치주소는 주변장치(1)내에서 개별적으로 설정된다. 그리하여 주변장치(1)의 수가 증가하거나 부가적인 주변장치(1)가 계속적으로 채용되는 경우에, 중첩적인 장치주소 설정과 같은 오류적인 설정이 일어나는 경향이 있다.

미합중국 특허출원(출원번호 08/365,655, 출원일 1994년 12월 29일)에 기초하여 1996년 7월 11일의 국제출원(WO 96/21181)에 있어서, 프로그래밍가능 제어기(PLC)기반장치가 주소수를 확장 I/O모듈 및 그에 부착된 모듈에 송신하는 확장주소모듈방법 및 장치가 개시되어 있고, 각각의 모듈은 그것이 수신하는 수를 취하고 그것을 자신의 주소수로 간주하고, 그 확장모듈은 그 수를 감소시키고 그것을, 그 수가 영이 될 때까지, 다음 모듈로 넘겨준다. 이 방법 및 장치는 상기 언급한 문제의 해법이 될 수도 있다.

[발명의 요약]

본 발명의 목적은 상기 언급한 국제출원에 개시된 방법 및 장치에서의 기술적 사상과 다른 기술적 사상에 기초하여 상기 문제에 대한 해결책이 될 수 있는 다양한 주변장치 선택 시스템을 제공하는 것이다. 상기 문제를 피하기 위하여, 본 발명은, 각각의 주변장치내의 장치주소를 설정하기 위한 구조를 채택하고 각각의 주변장치를 CPU장치로 부터 호출주소에 의하여 선택하고 오류적인 설정의 발생을 방지하는 한편 장치주소 설정을 자동화하여 설정작업을 용이하게 하므로써, 감소된 수의 도선을 가진 복수의 주변장치간의 선택을 가능하게 한다.

본 발명에 따르면, 장치가 소망하는 슬롯에 장착될지라도, CPU장치는 각각의 주변장치를 위하여 주소를 자동적으로 설정하고, 그리하여 주변장치 선택 시스템의 사용자는 스위치등으로써 각각의 주변장치를 위한 주소를 설정할 필요가 없다. 결국, 시스템의 구축을 위한 시간이 감소되고, 오류적인 설정이 방지된다.

본 발명의 다양한 태양이 이하에서 설명된다.

본 발명의 제1태양에 따르면, 복수의 주변장치 및 CPU장치를 가진 주변장치 선택 시스템이 제공된다. 상기 주변장치 선택 시스템은 복수의 주변장치를 CPU장치와 접속시키기 위한 제1신호라인; CPU장치와 복수의 주변장치를 종속접속시키기 위한 제2신호라인; 선택신호 및 기록주소를 제1신호라인에 전송하고 각각의 주변장치를 위한 주소를 설정하기 위한 기록명령신호를 제2신호라인에 전송하고 주변장치를 개별적으로 선택하기 위한 호출신호를 제1신호라인에 전송하기 위하여 CPU장치내에서 제공되는 제1인터페이스 수단; 및 장치주소로서 CPU장치로 부터 제1신호라인을 통하여 선택신호와 함께 전송되는 기록주소를 저장하기 위한 주소설정수단, 선택신호가 수신될 때마다 CPU장치로부터 후속 스테이지의 주변장치에 순차적으로 제2신호라인을 통하여 전달되는 기록명령신호를 전송하기 위한 신호전송수단, 선택신호가 후속 스테이지의 주변장치에의 기록명령신호의 전송에 응답하여 수신되는 것을 방지하기 위한 게이트 수단, 및 주소설정수단에서 설정된 장치주소와 CPU로부터 제1신호라인을 통하여 전송된 호출주소를 비교하고 그 주소가 서로 일치할 경우에 CPU장치로 부터의 액세스를 허용하는 액세스 허용수단을 포함하는 각각의 주변장치내에서 제공되는 제2인터페이스수단으로 구성된다.

상기 구성에 따르면, 주변장치는 각각의 주변장치에 주소가 설정된 때 그들이 접속되어 있는 주소기록상태롤 순서적으로 놓여지고, 그래서 장치주소는 각각의 주변장치로 개별적으로 기록된다. 따라서, CPU장치에 의해 발생하는 기록주소내의 오류가 없는 한은, 오류적 설정은 발생할 가능성이 없다. 더나아가,CPU장치로 부터 각각의 주변장치마다 장치주소를 설정하므로써, 장치주소 설정작업은 주변장치가 설정을 위하여 개별적으로 동작하는 종래기술의 구조에서 보다 용이하게 수행된다.

본 발명의 제2태양에 따르면, 본 발명의 제1태양에 기초하여, 다음의 주변장치가 제공된다. 그 주변장치는 병렬데이타로서 호출주소를 전송하기 위한 병렬전송라인을 포함하는 제1신호라인 및 직렬데이타로서 기록주소를 전송하기 위한 직렬전송라인을 포함하는 제2신호라인을 포함하고; 제2신호라인으로 부터 입력된 직렬데이타의 기록주소를 병렬데이타로 변환하기 위한 직렬/병렬 컨버터회로 및 선택신호가 입력되었을 때 직렬/병렬 컨버터회로로 부터 출력된 병렬데이타의 주소를 래칭하기 위한 제1랫치회로를 포함하는 주소설정수단; 선택신호가 입력되었을 때 CPU장치로 부터 전송된 기록명령신호를 래칭하기 위한 제2랫치회로를 포함하는 신호전송수단 및 선택신호사 제2랫치회로에서 래칭된 기록명령신호를 수신하는 중에 제1 및 제2랫치회로에 입력되는 것을 방지하기 위한 게이트 회로를 포함하는 게이트 수단을 포함한다.

상기 구성에 따르면, 기록주소의 전송은 단일 신호라인에 의하여 성취될 수 있고 그래서 신호라인의 수는 감소된다.

본 발명의 제3태양에 따르면, 복수의 주변장치 및 CPU장치를 가진 주변장치 선택 시스템이 제공된다. 상기 주변장치 선택 시스템은 복수의 주변장치를 CPU장치와 접속시키기 위한 제1신호라인; CPU장치와 복수의 주변장치를 종속접속시키기 위한 제2신호라인; 선택신호 및 선택신호와 동기화된 펄스신호를 제1신호라인에 전송하고 각각의 주변장치를 위한 주소를 설정하기 위한 기록명령신호를 제2신호라인에 전송하고 주변장치를 개별적으로 선택하기 위한 호출주소를 제1신호라인에 전송하기 위하여 CPU장치내에서 제공되는 제1인터페이스수단; 및 CPU장치로 부터 전송된 펄스신호를 카운팅하기 위한 카운팅, 선택신호가 입력되었을 때 카운터의 출력값을 장치주소로 래칭하고 CPU장치로 부터 전송된 기록명령신호를 래칭하고 래칭된 신호를 기록명령신호로서 후속 스테이지의 주변장치로 출력시키는 랫치회로, 기록명령신호가 랫치회로내의 기록명령신호의 래칭과 함께 후속스테이지의 주변장치로 전송된 때 랫치회로내에서 래칭된 기록명령신호를 수신하는 중에 선택신호가 랫치회로에 입력되는 것을 방지하는 게이트회로, 및 랫치회로에서 설정된 장치주소와 CPU로부터 전송된 호출주소를 비교하고 그 주소가 서로 일치할 경우에 CPU장치로부터의 액세스를 허용하는 액세스 허용수단을 포함하는 각각의 주변장치내에서 제공되는 제2인터페이스수단으로 구성된다.

상기 구성에 따르면, 카운터의 카운트수가 장치주소가 된다. 결국, 기록주소를 전송하기 위하여 요구되는 신호라인의 수는 감소되고, 기록주소는 자동적으로 발생된다. 그래서, 장치주소의 오류적 설정의 발생가능성은 현저히 줄어든다.

본 발명의 제4태양에 따르면, 복수의 주변장치 및 CPU장치를 가진 주변장치 선택 시스템이 제공된다. 상기 주변장치 선택 시스템은 복수의 주변장치를 CPU장치와 접속시키기 위한 제1신호라인; CPU장치와 복수의 주변장치를 종속 접속시키기 위한 제2신호라인; 각각의 주변장치를 위한 주소를 설정하기 위한 선택신호를 제1신호라인에 전송하고 각각의 주변장치를 위한 주소를 설정하기 위한 그리고 주변장치를 개별적으로 선택하기 위한 주소를 제2신호라인에 전송하기 위하여 CPU장치내에서 제공되는 제1인터페이스수단; 및 CPU장치로 부터 전송된 선택신호가 입력되었을 때마다 장치주소로서 CPU장치로부터 전송된 기록명령신호를 래칭하기 위한 랫치회로, 랫치회로에 아무런 장치주소도 설정되지 않은 때에 CPU장치로부터 전송된 주소에 대하여 특정값을 가산 또는 감산하여 얻어진 값을 주소로서 후속 스테이지의 주변장치로 출력시키고 장치주소가 설정된 때에 CPU장치로 부터 전송된 주소를 주소로서 후속스테이지의 주변장치로 출력시키기 위한 연산회로, 랫치회로에서 설정된 장치주소와 CPU로부터 제2신호라인을 통하여 전송된 주소를 비교하고 액세스를 허용하는 액세스 허용수단을 포함하는 각각의 주변장치내에서 제공되는 제2인터페이스수단으로 구성된다.

본 발명의 제5태양에 따르면, 복수의 주변장치 및 CPU장치를 가진 주변장치 선택 시스템이 제공된다. 상기 주변장치 선택 스시템은 복수의 주변장치를 CPU장치와 접속시키기 위한 제1신호라인; CPU장치와 복수의 주변장치를 종속접속시키기 위한 제2신호라인; 주변장치 선택동작을 초기화시키기 위한 재설정신호를 제1신호라인에 전송하고 제1신호라인으로 선택된 주변장치에 대응하는 수의 선택신호를 전송하고 주변장치를 개별적으로 선택하기 위한 선택명령신호를 제2신호라인에 전송하기 위하여 CPU장치내에 제공되는 제1인터페이스수단; 선택명령신호가 CPU장치측으로부터 제2신호라인을 통하여 입력될 때 CPU장치로부터 전송된 선택신호를 수신하는 중에 선택명령신호를 제2신호라인을 통하여 후속 스테이지의 주변장치로 전송시키기 위한 신호전송수단, 선택명령신호를 후속 스테이지의 주변장치로 전송시키기 전에 선택신호에 의하여 CPU장치로부터의 액세스를 허용하고 선택명령신호를 전송한 후 선택신호가 입력된 때에 CPU장치로 부터의 액세스를 금지하기 위한 액세스 허용수단, 선택명령신호를 후속 스테이지의 주변장치로 전송시키기 전에 선택신호가 입력된 때에 선택신호가 수신되는 것을 금지하기 위한 게이트 수단 및 각각의 신호전송수단, 액세스 허용수단 및 게이트 수단을 재설정신호에 의하여 초기상태로 하기 위한 재설정수단을 포함하는 각각이 주변장치내에서 제공되는 제2인터페이스 수단으로 구성된다.

상기 구성에 따르면, 주변장치는 주변장치내의 어떠한 주소의 설정도 없이 개별적으로 선택되고, 그것에 의하며 CPU장치로 부터의 액세스가 성취도도록 하게 한다. 즉, 주변장치의 수에 대응하는 선택신호를 주변장치가CPU장치로부터 직렬접속되는 순서로 주변장치에 전송하므로써, CPU장치로부터 각각의 주변장치로의 액세스가 허용된다. 그래서, 주변장치가 액세스되도록 변경시키는 때에, 동등한 프로시저가 재설정신호에 의하여 반복된다. 하지만, 액세스를 위한 시간지연은 주변장치의 수가 비교적 적을 때에는 문제가 되지 않고, 이러한 구성은 오히려 신호라인의 수가 감소될 수 있다는 점에서 이점이 있다. 본 발명의 제6태양에 따르면, 본 발명의 제1태양에 기초하여, 마더보드위에 제공된 복수의 장착슬롯내에 제거가능하게 장착된 복수의 주변장치가 신호선을 통하여 CPU장치에 접속되어 있고, CPU장치가 주변장치를 개별적으로 선택하므로서 각각의 주변장치에 액세스하는 주변장치 선택 시스템내에 마더보드가 제공되고, 마더보드는 CPU장치와 장착슬롯내에 장착된 주변장치를 종속접속시키기 위한 종속접속신호라인 및 CPU장치측으로부터 종속 접속신호라인이 각각의 장착장치내에 장착된 주변장치를 통하여 후속스테이지측에 접속하는 상태와 종속접속신호라인이 어떠한 주변장치와도 연결되지 않은 후속 스테이지 측에 접속하는 상태 사이에서 선택하기 위한 각각의 장착장치를 위하여 제공되는 경로선택수단으로 구성된다.

상기 구성에 따르면, 주변장치가 마더보드위에 제공되는 복수의 장치장착슬롯내에 장착된 경우에, 주변장치가 직력접석되도록 하는 하나의 신호라인을 포함하는 때에 아무런 주변장치도 장치장착슬롯에 장착되어 있지 않더라도, 다음 스테이지내의 주변장치에의 신호전송은 경로선택수단의 상태를 선택하므로써 성취될 수 있다. 즉, 주변장치는 장치장착슬롯내의 그들 사이의 여유공간을 남김이 없이 순서적으로 장착될 필요는 없고, 이것은 각각의 주변장치를 장착하고 제어하는데 있어서의 높은 자유도를 보장한다.

본 발명의 제7태양에 따르면, 복수의 주변장치 및 CPU장치를 가진 주변장치 선택 시스템이 제공된다. 상기 주변장치 선택 시스템은 복수의 주변장치가 제거가능하게 장착되는 복수의 장착슬롯, CPU장치를 복수의 주변장치와 접속시키기 위한 제1신호라인 및 CPU장치를 복수의 주변장치와 종속접속시키기 위한 제2신호라인을 포함하는 마더보드; 선택신호 및 기록주소를 제1신호라인으로 전송하고 각각의 주변장치를 위한 주소를 설정하기 위한 기록신호를 제2신호라인으로 전송하고 주변장치를 개별적으로 선택하기 위한 호출주소를 제1신호라인으로 전송하기 위하여 CPU장치내에 제공되는 제1인터페이스수단; CPU장치로부터 제1신호라인을 통하여 선택신호와 함께 장치주소로서 전송된 기록주소를 저장하기 위한 주소설정수단 및 CPU장치로부터 제1신호라인을 통하여 전송된 호출주소와 주소설정수단에서 설정된 장치주소를 비교하고 주소가 서로 일치하는 경우에 CPU장치로 부터의 액세스를 허용하기 위한 주소허용수단을 포함하는 각각의 주변장치내에 제공되는 제2인터페이스수단; 선택신호가 수신될 때마다 CPU장치로부터 제2신호라인을 통하여 전달된 기록명령 신호를 후속 스테이지의 주변장치로 순차적으로 전송하기 위하여 마더보드상의 각각의 장착슬롯에 제공되는 신호전송수단; 및 기록신호가 후속스테이지의 주변장치로 전송되는 중에 선택신호가 수신되는 것을 금지하기 위하여 마더보드상에서 각각의 장작슬롯에 제공되는 게이트수단으로 구성된다.

상기 구성에 따르면, 본 발명의 제6태양과 마찬가지로, 장치장착슬롯내에서 장착 및 탈착에 있어서의 자유도가 증가한다. 더나아가, 마더보드 측상에서 회로가 장치수주소설정을 위하여 사용되도록 제공하므로써, 경로선택수단이 제거될 수 있고 이것은 주변장치를 소형화 할 수 있게 한다.

다음의 각각의 실시예는 복수의 주변장치(1)가 제23도에 도시된 종래기술의 구조와 마찬가지로신호라인(3)을 통하여 CPU장치(2)에 접속되어 있는 것을 전제로 한다. 하지만, 다음의 각각의 실시예에 있어서, 신호라인(3)은 CPU장치와 복수의 주변장치사이에 버스접속을 만들기 위한 제1신호라인(31) 및 복수의 주변장치들 사이에 종속접속을 만들고 제1도에 도시된 것처럼 CPU장치를 복수의 주변장치의 제1스테이지에 접속하기 위한 제2신호라인(32)로 구성된다. 이러한 면에서, 각각의 실시예의 신호라인(3)은 제23도에 도시된 종래의 주변장치 선택 시스템의 신호라인(3)과 다르다.

본 발명의 다음의 각각의 실시예에 있어서, 인터페이스회로(2a)는 어떤 CPU장치로 부터 신호라인(31, 32)을 통하여 전송하는데 이용된다. CPU장치(2)내에서 인터페이스회로(2a)는 제2a도 내지 제2d도에 도시된 방식으로 구현될 수 있다. 즉, 예를들면, 제1신호라인(31) 및 제2신호라인(32)의 각각의 신호도선은 제2a도 및 제2b도에 도시된 것처럼 CPU장치(2)내에서 CPU를 위하여 제공된 각각의 출력포트(0 내지 4)에서 접속될 수 있고, CPU는 어떤 신호를 출력포트를 통하여 출력시키기 위하여 어떤 프로그램을 실행할 수 있고, 그것에 의하여 CPU장치(2)는 각각의 주변장치(1)에의 액세스를 위하여 사용되는 다음에 언급될 신호들을 전송할 수 있다. 대체적으로, 신호라인(13, 32)의 어떤 신호도선은 출력포트 대신에 또는 그에 부가하여 주소신호단자 및 메모리제어신호(즉, 판독신호 또는 기록신호) 단자에 접속될 수도 있다. 더나아가, 제2c도 및 2d도에 도시된 것처럼 데이터 신호단자가 주소신호단자를 대신하여 이용될 수도 있고, 기록신호단자가 판독신호단자를 대신하여 이용될 수도 있다.

각각의 주변장치(1a)내의 인터페이스회로(1a)는 CPU장치(2)로부터 신호라인(31, 32)를 통하여 전송된 신호를 수신하고 그 신호를 후속스테이지의 주변장치(2)로 전달하고, 그것에 의하여 주변장치(1a)는 CPU장치로부터 주변장치(1)로의 액세스를 제어한다. 구성의 세부사항과 주변장치(1)의 인터페이스 회로(1a)내의 동작은 다음의 설명하는 각각 실시예에 의존한다.

더나아가, 다음의 각각이 실시예에 있어서, CPU장치(1)와 주변장치(1)사이에서 통신되는 데이터의 경로는 생략되고, 각각의 주변장치내의 장치주소를 설정하기 위한 구조 및 CPU장치로 부터의 호출주소와 각각의 주변장치(1)내에서 설정된 장치주소에 의하여 주변장치(1)와 CPU장치 사이에서의 데이터 통신을 가능케 하기 위한 구조가 도시된다.

[제1 실시예]

제3도에 도시된 것처럼, 본 실시예의 주변장치(1)내의 인터페이스회로(1a)에는 장치주소를 저장하기 위한 주소설정수단으로 제공되는 랫치회로(11a), CPU장치(2)로 부터 전송된 호출주소가 랫치회로(11a)내에서 설정된 장치주소와 일치할 때에 일치신호를 출력시키는 주소비교회로(12), 그 일치신호가 주소비교회로(12)로부터 출력되는 때에 CPU장치로 부터의 선택신호(CS)가 그것을 통과하도록 허용하는 제1게이트회로(13) 및 CPU장치(2)로부터의 선택신호(USP)에 기초하여 랫치회로를 위한 기록신호를 발생시키는 제2게이트회로(14)가 제공된다.

이 경우에, CPU장치(2)로부터의 호출주소는 3비트를 갖는다. 신호라이(31)을 통하여 3-비트주소신호(호출주소; US0, US1, US2) 및 3-비트기록주소(SD0, SD1, SD2)는 각각 1비트를 갖는 선택신호(CS), 선택신호(USP), 재설정신호(RESET)과 함께 전송된다. 신호라인(32)을 통하여 1-비트 기록명령신호(US)는 전송된다. 이들 신호중에서, 기록명령신호만이 CPU장치(2)에 근접(여기서 근접라는 의미는 공간적 거리가 아닌 신호경로로서의 근접을 의미함)하여 위치하는 주변장치(1)로부터 순차적으로 전송되고, 한편 다른 신호들은 모든 주변장치(1)로 동시전송된다. 즉, 기록명령신호(US)를 전송하는데 사용되는 신호(32)라인은 복수의 주변장치(1)를 종속접속시키고 주변장치내의 제1스테이지를 CPU장치(2)에 접속시킨다. 반면에 다른 신호라인들은 주변장치(1)들을 CPU장치(2)에 버스접속으로 접속시킨다.

상기 언급한 입력 및 출력을 위하여, 본 실시예의 주변장치(1)에 다음과 같은 단자가 제공된다.

(1) 선택신호(CS), 선택신호(USP) 및 재설정신호(RESET)를 각각 입력하기 위하여 신호라인(31)에 접속된 버스접속단자(101, 105 및 107), (2) 호출주소(US0, US1, US2)를 각각 입력하기 위하여 신호라인(31)에 접속된 버스접속단자(110, 111, 112), (3) 기록주소(SD0, SD1, SD2)를 각각 입력하기 위하여 신호라인(31)에 접속된 버스접속단자(130, 131 및 132), (4) 기록명령신호(US)를 각 입력 및 출력하기 위하여 신호라인(32)에 접속된 입력 및 출력단자(103, 104).

제3도에 도시된 주변장치(1)에 있어서, 랫치회로(11a)는 그것이 4-비트 데이터를 랫치하고 4비츠중에 3비트는 장치주소로 사용되고 다른 1비트는 기록명령신호(US)를 전송하기 위하여 사용되도록 구축된다. 랫치회로(11a)는 제2게이트회로(14)로부터 클록단자(Ck)로 입력되는 신호의 매 상승시간마다 입력단자(D0 내지 D3)에 입력되는 비트값을 랫치하고, 클록단자(Ck)로의 신호가 순차적으로 상승하거나 재설정신호(RESET)이 재설정단자(R)에 입력될 때까지 출력단자(Q0 내지 Q3)로부터 각각의 입력된 비트값을 계속 출력한다. 기록명령신호(US)를 전송하는데 사용하기 위한 입력단자(D3) 및 출력단자(Q3)는 CPU장치(2)로부터 직렬로(즉, 장치 대 장치로) 접속된다. 상세히 하면, CPU장치(2)와 가장 근접하여 위치한 제1스테이지의 주변장치(1)내의 랫치회로(11a)의 입력단자(D3) 및 CPU장치(2)와 두 번째로 근접하여 위치한 제2스테이지의 주변장치(1)내의 랫치회로(11a)의 입력장치(D3)는 제1스테이지의 주변장치(1)내의 랫치회로(11a)의 출력단자(Q3)에 접속된다. 랫치회로(11a)의 다른 입력단자(D0, D1, D2)는 각각의 주변장치(1)내에서 버스접속에 의하여 병렬접속된다.

제2게이트회로(14)의 입력은 랫치회로(11a)의 출력단자(Q3)의 출력이고, 출력단자(Q3)의 출력이 로우레벨인 경우(이하, 로우레벨은 L-레벨로 부른다)에 제2게이트회로(14)의 다른 입력은 랫치회로(11a)의 클록단자(Ck)에 입력된다. 제2게이트회로(14)의 다른 입력 CPU장치(2)로 부터의 선택신호(USP)이고, 한편 선택신호(USP)는 특정시간주기에 L-레벨을 갖게 되는 입력으로 입력된다. 그래서, 선택신호(USP)가 랫치회로이 출력단자(Q3)의 출력이 L-레벨에 있는 주기에서 발생된 때에 랫치회로의 클록단자(Ck)에의 입력은 선택신호(USP)의 상승과 함께 동시적으로 상승하고, 그리하여 랫치회로(11)의 입력단자(D0 내지 D3)에 입력된 비트값이 출력단자(Q0 내지 Q3)에서 각각 나타나게 된다.

더나아가, 주소비교회로(12)는 3-비트 디지털 비교기이고, 각각 3-비트를 갖는 입력단자(A0 내지 A2, B0 내지 B2)에 입력된 비트값이 서로 일치할 경우에 일치신호를 제1게이트회로(13)로 출력시키는 동작을 한다. 일치신호는 제1게이트회고(13)의 입력을 L-레벨로 가져가기 위한 신호이고, 이 경우에 제1게이트회로(13)의 입력은 출력에서 나타난다. 제1게이트회로(13)의 다른 입력은 CPU장치(2)로 부터의 선택신호(CS)이다. 일치신호가 주소비교회로(12)로부터 출력되는 상태에 L-레빌(활성)선택신호(CS)가 입력되는 경우에 제1게이트회로(13)의 출력은 주변장치(1)와 CPU장치(2)사이의 데이터 통신을 허용하도록 L-레벨(활성)을 갖게 도니다.

동작에 대해서는 다음에 설명된다. CPU장치(2)가각각의 주변장치(1)의 랫치회로(11a)가 장치주소를 기록하도록 지시한 경우에, CPU장치(2)는 제4a도에 도시된 것처럼 기록주소(SD0, SD1, SD2)를 주변장치(1)의 단자(130, 131, 132)를 통하여 랫치회로(11a)의 입력단자(D0, D1, D2)로 입력시키고, 기록주소(SD0, SD1, SD2)가 변경되는 때마다 제4도에 도시한 것처럼 특정시간후에 L-레벨을 갖게 되는 선택신호(USP)를 전송한다. 더나아가, CPU장치(2)는 하이레벨(이하, 하이레벨은 H-레벨로 부른다)의 기록명령신호(US)를 주변장치(1)의 단자(103)을 통하여 랫치회로(11a)의 입력단자(D3)로 송신한다. CPU장치로부터이 기록주소(SD0, SD1, SD2), 선택신호(USP) 및 기록명령신호(US)의 상기 전송은 제2D도에 도시된 설명된 방식으로 성취될 수도 있다.

이 경우에, 장치주소의 기록이 시작되는 시점에서 CPU장치(2)에 가장 근접하여 위치한 주변장치(1)의 랫치회로(11a)의 입력단자(D3)에의 입력신호(US-IN)만이 H-레벨이고(제4c도 참조), 한편 제2 및 후속 스테이지내의 주변장치(1)의 랫치회로(11a)의 입력단자(D3)에의 입력신호는 L-레벨이다. 선택신호(USP)가 입력된 때에, 게이트회로(14)출력은 변경되고, 그 다음에 랫치회로(11a)의 클록단자(Ck)의 입력신호는 상승한다. 반대로, 기록주소(SD0, SD1, SD2) 및 기록명령신호(US)는 랫치회로(11a)내에서 유지된다. 이때, 랫치회로(11a)의 출력단자(Q3)로 부터의 출력신호(US-OUT)는 제4d도에 도시된 것처럼 H-레벨을 갖게 되고, 그리하여 게이트회로(14)의 출력은 선택신호(USP)가 입력된 때에도 변경되지 않는다. 동시에, 다음 스테이지내의 주변장치(1)의 랫치회로(11a)의 출력단자(Q3)로 부터의 입력신호(US-IN)는 제4e도에 도시된 것처럼 H-레벨을 갖게 된다. 결국, 기록명령신호(US)는 상기의 방식으로 각각의 주변장치(1)에서 순차적으로(즉 장치 대 장치) 전송될 것이다(제7f, 7g, 7h도 참조).

앞에서 언급한 동작에 의하여, 기록주소(SD0, SD1, SD2) 및 선택신호(USP)는 모든 주변장치(1)에 동시에 전송된다. 하지만, 기록명령신호(US)는 각각의 주변장치(1)에 순차적으로 전송되기 때문에 기록주소(SD0, SD1, SD2)는 주변장치(1)의 랫치회로(11a)에 개별적으로 전송될 수도 있다. 본질적인 것은, CPU장치(2)로부터의 주변장치의 접속순서가 주변장치내에서 아무런 장치주소도 설정되지 않는 초기 상태에 있는 각각의 주변장치(1)를 식별하기 위하여 이동된다는 것이다. 다시 말하면, 주변장치(1)를 하나씩 기록주소(SD0, SD1, SD2)가 기록되도록 허용되는 상태로 되게하므로써, 각각의 주변장치(1)에의 정보전송은 어떠한 주소를 이용하지 않고도 가능하게 된다. 더나아가, 주변장치(1)의 장치주소는 CPU장치(2)로부터 자동적으로 기록되고, 그 장치주소들은 주변장치의 접속순서에 대응하여 기록된다. 그래서, 장치주소의 오류적인 설정을 발생가능성이 방지될 수 있다.

장치주소가 상기 방식으로 랫치회로내에서 설정된 후, 주소신호(호출주호; US0, US1, US2)를 신호라인(31)로 전송하고 L-레벨 선택신호(CS)를 전송하므로써, 주소비교회로(12)의 출력은 호출주소와 일치하는 장치주소가 설정되는 주변장치(1)에서 활성화되고, 선택신호(CS)는 주변장치(1)가 액세스되도록 하기 위하여 게이트회로(13)을 통과한다.

호출주소 및 장치주소는 각각 상기 실시예에서 3비트로서 제공된다. 하지만, 주변장치(1)가 그 수에 있어서 증가한 경우에, 그 증가는 어드레스의 비트수 증가에 의하여 용이하게 처리될 수 있다.

[제2 실시예]

제1실시예에 있어서, 기록주소(SD0, SD1, SD2) 및 호출주소(US0, US1, US2)는 다른 경로로 전송된다. 상기와는 대조적으로, 본 실시예에서는 제5도에 도시된 것처럼 두 주소들이 동일 경로로 전송된다. 장치주소를 설정하는데 있어서, 랫치회로(11a)는 한 번 재설정되고, 그래서 출력값은 0이 되고, 그래서, 0과는 다른 기록주소를 이용하므로써, 선택신호(CS)는 게이트회로(13)를 통과하지 않고, 제1실시예와 유사한 동작을 허용한다. 이러한 구조를 채택하므로써, 신호라인 3(라인 31)을 위한 도선의 수는 제1실시예에서 보다 훨씬 감소될 수 있고, 이것은 결국 비용이 절약되도록 한다. 다른 구조 및 동작은 제1실시예와 마찬가지이다.

[제3 실시예]

제6도에 도시한 것처럼, 본 실시예의 주변장치(1)는 제1실시예의 랫치회로(11a)가D타입 플립플롭(11b)에 의하여 구현되는 구조를 갖는다. 다른 구조 및 동작은 제1실시예와 마찬가지이다.

[제4 실시예]

제7도에 도시한 것처럼, 본 실시예의 주변장치(1)는 장치주소를 보유하기 위한 3-비트 랫치회로(11c) 및 기록명령신호(US)를 전달하기 위한 1-비트 랫치회로(11d)가 제1실시예의 랫치회로(11a)를 대신하여 기능면에서 분리되어 제공되는 구조를 갖는다. 다른 구조 및 동작은 제1실시예와 마찬가지이다.

[제5 실시예]

제8도에 도시한 것처럼, 본 실시예의 주변장치(1)는 기록주소(SD)가 CPU장치(2)로부터 단자(15)를 경유하여 신호라인(31)을 통하여 각각의 주변장치(1)로 직렬데이타로서 전송되는 구조를 갖는다. 한편, 랫치회로(11a)는 직렬데이타로서 장치주소를 보유하고, 그래서 직렬데이타인 기록주소(SD)는 병렬데이타로 변환되도록 요구된다. 그래서, 기록주소(SD)를 병렬데이타로 변환시키기 위한 직렬-병렬 컨버터(15)가 랫치회로(11a)의 입력측에 제공된다.

본 실시예에서 CPU장치로부터의 호출주소(US0, US1, US2), 기록주소(SD), 기록명령신호(US) 및 선택신호(USP)의 전송은 제8b도에 도시한 것과 같은 방식으로 성취될 수도 있다. 제8b도에서, SIO는 CPU장치(2)내에 포함되는 직렬 입력/출력 디바이스의 입력/출력단자를 의미한다. 직렬 입력/출력 디바이스는 직렬데이타로서 기록주소(SD)를 발생시키고, 그것을 단자(SIO)를 통하여 전송한다. 다른 구조 및 동작은 제1실시예와 마찬가지이다.

[제6 실시예]

제9a도에 도시한 것처럼, 본 실시예의 주변장치(1)는 제5실시예의 직렬-병렬 컨버터를 대신하여 카운터(16)가 제공되는 구조를 가진다. 제5실시예에 있어서, CPU장치(2)는 기록주소를 직렬데이타의 형식을 발생시킨다. 상기와 대조적으로, 본 실시예에서는 제10a도에 도시된 것처럼 펄스신호(PD)가 CPU장치(2)로부터 단자(160)을 경유하여 신호라인(31)을 통하여 각각의 주변장치(1)로 출력되어 전송되고, 제10a도에 도시된 것처럼 카운트값이 기록주소로서 랫치회로(11a)에 주어진다. 상세히 하면, 제10c도에 도시한 것처럼 선택신호(USP)를 CPU장치(2)로 부터 펄스신호(PD)와 동기적으로 전송하므로써 (펄스신호(PD)의 전송시간으로 부터 특정시간 경과후에 선택신호를 전송함), 카운터(16)의 카운트값은 랫치회로(11a)에서 유지될 수 있다. 제10d도 내지 제10i도는 제4c도 내지 제4h도에 도시된 신호와 동일한 신호를 도시한다.

본 실시예에서, CPU장치(2)로 부터의 호출주소(US0, US1, US2), 펄스신호(PD), 기록명령신호(US) 및 선택신호(USP)는 제9B도에 도시한 것과 같은 방식으로 성취될 수도 있다.

본 실시예의 구조에 따르면, CPU장치(2)내에 기록주소를 형성할 필요가 없고, 기록주소는 각각의 주변장치(1)내에서 자동적으로 발생된다. 그래서 장치주소는 주변장치(1)내에서 서로 중복되지 않도록 설정되고, 그러므로써 장치주소의 오류적인 설정의 발생가능성은 방지할 수 있다. 다른 구조 및 동작은 제1실시예와 마찬가지이다.

[제7 실시예]

제11도에 도시된 것처럼, 본 실시예의 주변장치(1)는 제4실시예의 구조와 거의 동일하다. 여기서는, 랫치회로(11d)의 입력은 게이트회로(14)의 입력으로서 랫치회로(11d)의 출력을 사용하는 대신에 게이트회로(14)의 입력으로서 사용된다. 게이트회로(14)의 두 입력 모두가 네가티브 논리입력인 제4실시예의 구조와는 대조적으로, 이러한 배열로써, 랫치회로(11d)의 입력단자에 접속되는 입력단자는 본 실시예에서 포지티브 논리입력을 수신한다. 더나아가, 랫치회로(11d)의 클록단자(Ck)에 대하여, 게이트회로(14)의 출력이 아니라 선택신호(USP)가 사용된다.

본 실시예의 경우에, 반약 기록명령신호(US)가 H-레벨로 보유되면, 게이트회로(14)는 선택신호(USP)가 입력될 때마다 그것의 출력을 변경시키고, 랫치회로(11c)는 선택신호(USP)가 CPU장치(2)로부터 출력될 때마다 장치주소를 변경시킨다. 상기의 의미는, 장치주소는 주변장치(1)에서 개별적으로 설정될 수 없다는 것이다. 그래서, 제12c도에 도시한 것처럼, CPU장치(2)는 하나의 기록주소를 하나의 주변장치(1)로 기록한 후에 기록명령신호(US)를 하강된 것(즉, 비활성)으로 만든다(제12a도 및 제12b도 참조). 랫치회로(11d)의 출력은 제12d도에 도시된 것처럼 선택신호(USP)가 수신되는 시점에서 H-레벨에 있고, 그래서 기록명령신호(US)는 다음 스테이지에서 주변장치로 전송될 수 있다.

더나아가, 랫치회로(11d)의 클록단자(Ck)에의 선택신호(USP)의 입력과 함께, 장치주소가 다음 스테이지내의 주변장치(1)에서 설정된 때에, 랫치회로(11d)의 출력은 제12d도에 도시한 것처럼 L-레벨을 갖게 되고, 또한 다음 스테이지내의 주변장치(1)의 랫치회로(11d)의 입력은 제12d도에 도시한 것처럼 L-레벨을 갖게 된다. 이 시점에서 다음 스테이지내의 주변장치(1)의 랫치회로(11d)의 출력은 제12f도에 도시한 것처럼 H-레벨을 갖고, 그래서 기록명령신호(US)는 제12g도 및 제12h도에 도시한 것처럼 주변장치(1)로 순차적으로 전송될 수 있다. 다른 구조 및 동작은 제1실시예와 마찬가지이다.

[제8 실시예]

제13도에 도시한 것처럼, 본 실시예의 주변장치(1)는 제2실시예의 게이트회로(14)가 제거되고 H-레벨(활성)신호가 항상 랫치회로(11a)의 입력단자(D3)에 입력된다. 랫치회로(11a)의 출력단자(Q3)의 출력은 스위칭신호로서 지연회로(19)를 통하여 가산기회로(17)로 입력된다. 주소신호(US0, US1, US2)는 랫치회로(11a) 및 주소비교회로(12) 뿐만아니라 가산기회로(17)에도 입력된다. 가산기회로(17)는 L-레벨신호가 지연회로(19)로부터 스위칭신호로서 입력된 때에 활성으로 되고, 주소신호(US0, US1, US2)를 1만큼 증가(기호 +1로 나타냄)하도록 동작하고, 그들을 단자(120, 121, 122)를 통하여 출력시킨다. H-레벨 신호가 스위칭 신호로서 입력된 때에, 그것은 주소신호(US0, US1, US2)가 그것을 통과하도록 만들기 위하여 그들이 단자(120, 121, 122)를 통과한 것처럼 통과상태(기호 P0로 나타냄)로 들어간다. 지연회로(19)의 출력은 랫치회로(11a)의 출력단자(Q3)의 출력이 선택신호(USP)에 의하여 H-레벨을 갖게 될지라도 L-레벨로 유지되고, 다음에 그것은 선택신호(USP)의 발생간격보다 더 짧지 않은 시간의 경과후에 H-레벨을 갖게 된다.

그다음, 각각의 주변장치(1)내에서 장치주소를 설정하는데 있어서 예를들면, 0은 제1실시예와 마찬가지로 선택신호(USP)를 간헐적으로 발생시키기 위하여 CPU장치(2)로부터 주소신호(US0, US1, US2)로서 출력된다. 선택신호(USP)가 제공된 랫치회로(11a)는 장치주소로서 주소신호(US0, US1, US2)를 보유하고, 출력단자(Q3)로부터 H-레벨신호를 출력시킨다. 이 시점에서, 가산기 회로(17)를 사용하여 주소신호(US0, US1, US2)에 1을 더함으로써 얻어진 신호는 다음 단계에서 주변장치(1)로 전송된다. 다음 선택신호(USP)가 입력되고 가산을 통하여 얻어진 값이 다음 단계에서 주변장치(1)의 장치주소로서 설정된 후, 스위칭 신호 즉, 지연회로(19)의 출력은 가산기 회로(17)을 통과상태로 되게 하기 위해 H-레벨로 된다. 즉, 가산기 회로(17)는 CPU장치(2)로부터의 주소신호가 통과하는 상태로 된다.

따라서 각각의 장치주소는 다음 단계에서 주변장치(1)로의 연속가산을 통하여 주소신호(US0, US1, US2)를 전송함으로써 설정된다. 장치주소가 설정된 후, 신호라인은 가산기 회로(17)가 통과상태로 되기 때문에 가산기 회로(17)가 제공되지 않은 신호라인과 마찬가지로 기능한다.

상기 예에서, 주소신호(US0, US1, US2)는 가산기 회로(17)에서 증가된다. 그너라, 신호가 1씩 감소되고, CPU장치(2)로부터의 주소신호(US0, US1, US2)로서 예를 들어 111이 출력되며 CPU장치(2)로 부터의 거리가 증가하는 정도로 주변장치(1)의 장치주소감소를 설정하는 구조도 수용될 수 있다.

[제9 실시예]

본 실시예의 주변장치(1)는 주변장치(1)에 임의의 주소를 설정함이 없이 주변장치가 CPU장치(2)에 접속되는 순서로 주변장치(1)가 선택되는 구조를 갖는다. 즉, 제14a도에 도시된 바와 같이, 각각의 주변장치(1)에는 2개의 랫치회로(21 및 22)가 구비되고, 랫치회로(21)는 에지트리거형 플립플롭이다. 각각의 주변장치(1)에는 단자(171)를 통하여 CPU장치(2)로부터 주변장치(1)로 전송된 H-레벨 선택명령신호(XS)와 랫치회로(21)의 반전 출력과의 논리곱을 획득하여 이 논리곱을 랫치회로에 입력하는 AND회로(23)와, 랫치회로(21)의 반전 출력과 랫치회로(22)의 비반전 출력과의 논리곱을 얻는 AND회로(24)가 더 구비된다. AND게이트(24)의 출력은 게이트회로(25)에 출력되며, AND회로(24)의 출력이 L-레벨일 때, CPU장치(2)로부터 전송된 선택신호(USP)는 게이트회로(25)를 통과한다. 게이트회로(25)의 출력은 랫치회로(21 및 22)의 클록단자(Ck)에 입력된다. 또한, 게이트회로(26)에 랫치회로(21)의 반전 출력과 입력된 선택신호(CS)가 제공되고, 게이트 회고(26)는 랫치회로(21)의 반전 출력이 L-레벨일 때 선택신호(CS)가 게이트회로를 통과한다. 게이트 회로(26)는 제1실시예의 게이트회로(13)와 마찬가지 기능을 가지며, 게이트 회로(26)의 출력이 L-레벨(활성)이 될 때, 주변장치(1)에 대한 액세스가 허용된다.

그후, H-레벨 선택명령신호(XS)는 재설정트 신호(RESET)가 출력된 후 CPU장치(2)로부터 랫치회로(22) 및 AND회로(23)로 출력된다. 이 시점에서, 랫치회로(22)의 비반전출력은 L-레벨에 있고, AND회로(24)의 출력도 L-레벨에 있다. 따라서, 제15a도에 도시된 바와 같은 선택신호(USP)가 CPU장치(2)로부터 전송되었을 때, 선택신호(USP)는 게이트 회로(25)를 통과한다. 즉, 선택신호(USP)가 출력되었을 때, 게이트 회로(25)의 출력은 변경되며, 랫치회로(21 및 22)의 클록단자(Ck)로의 입력이 상승하는 시점에서, 랫치회로(21 및 22)의 각각은 제15c도 및 제15d도에 도시된 바와 같은 H-레벨로 랫치시킨다. 따라서, 랫치회로(21)의 비반전 출력은 L-레벨로 되고, 게이트 회로(26)는 선택신호(CS)가 통과하는 것을 허용한다. 이때, 랫치회고(22)의 비반전 출력은 단자(72)를 통하여 다음 단계에서 주변장치(1)의 랫치회로(22)로이 입력으로서 전송된다.

이 시점에서, AND회로(24)의 출력은 L-레벨이므로, 게이트회로(25)는 여전히 선택신호(USP)가 통과하는 것을 허용한다. 그후, 선택신호(USP)가 게이트 회로에 입력되었을 때, 랫치회로(21 및 22)의 클록단자(Ck)로의 신호는 상승한다. 랫치회로(21)의 반전 출력은 L-레벨에 있으므로, AND회로(23)의 출력도 L-레벨에 있다. 선택신호(USP)의 입력과 함께, 랫치회로(21)의 반전 출력은 H-레벨로 된다(제15c도 참조). 즉, AND회로(24)의 출력은 H-레벨로 되고 게이트회로(25 및 26)는 선택신호(CS) 및 선택신호(USP)가 할 수 없게 한다.

더욱이, 다음 단계의 주변장치(1)에서, 상기한 동작이 이 시점에서 실행되기 때문에, 게이트 회로(25)는 선택신호(CS)가 통과하도록 개방된다(제15e도 및 제15f도 참조). 즉, 선택신호(CS)의 통과가 제2단계의 주변장치(1)에서 인에이블 되었을 때, 제1단계의 제1주변장치(1)에서 통과하지 않으며, 그후 선택신호(USP)의 수에 대한 서수와 동일한 단계의 주변장치(1)만이 선택신호(CS)가 마찬가지 동작의 대안방식응로 통과할 수 있게 한다(제3단계의 주변장치가 제15g도 및 제15h도에 도시된 바와 같은 상태로 된다).

본 실시예에서, 선택명령신호(XS), CPU장치(2)로부터의 재설정트 신호(RESET) 및 선택신호(US)는 제14b도에 도시된 바와 같은 방식으로 얻어진다.

상기한 바와 같이, 주변장치(1)는 본 실시예에서 선택신호(USP)의 수에 의해 지정된다. 따라서, 각각의 주변장치(1)에 주소를 설정할 필요가 없으며, 신호라인(3)의 수는 주소설정이 수행된 경우보다 작게된다. 주변장치(1)의 선택후에 또다른 주변장치(1)를 선택하였을 때, 제15b도에 도시된 바와 같이 재설정트 신호(RESET)를 전송한 후 상기 동작을 반복하는 것이 적절하다. 더욱이, 상기 실시예에서 H-레벨이 선택명령신호에 대해 활성인 것으로 가정될지라도, L-레벨이 활성인 것으로 회로를 구성하는 것도 허용된다. 또한, 랫치회로(21 및 22)는 D형 플립플롭으로 대치될 수 있다.

[제10 실시예]

본 실시예는 제9실시예와 거의 동일하게 동작하며, 제16도에 도시된 바와 같이, 두 개의 랫치회로(21b 및 22b), 두 개의 게이트회로(25b 및 26b) 및 하나의 OR회로(27)로 구성된다. 랫치회로(22b)는 선택신호(USP)의 상승시간에서 CPU장치(2)로부터의 선택명령신호(H-레벨)(XS)를 랫치하며, 그 신호의 비반전 출력은 다음 단계의 주변장치(1)의 랫치회로(22)로 전송된다. 더욱이, 랫치회로(21b)는 랫치회로(22b)의 비반전 출력을 랫치한다. 랫치회로(21b)의 클록단자(Ck)에 랫치회로(22b)의 반전 출력과 선택신호(USP)가 입력되는 게이트회로(25b)의 출력이 입력된다. 게이트 회로(25b)는 랫치회로(22b)의 비반전 출력이 L-레벨에 있을 때 선택신호(USP)가 게이트회로를 통과하는 것을 허용한다. 또한, 랫치회로(21b)의 비반전 출력과 랫치회로(22b)의 반전 출력은 OR회로(27)에 입력된다. OR회로(27)의 출력이 L-레벨일 때, 게이트 회로(26b)는 선택신호(CS)가 통과하는 것을 허용한다.

제17a도에 도시된 바와 같이 선택신호(USP)가 주기적으로 출력된다고 가정하면, 제17d도 및 제17e도에 도시된 바와 같이 선택신호(USP)가 입력되기 전에 제1단계의 주변장치(1)에서 랫치회로(22b)의 반전 출력은 H-레벨이고 랫치회로(22b)의 비반전 출력은 L-레벨이다. 그러므로, 제17c도에 도시된 바와 같이, OR회로(27)의 출력(Sel)은 H-레벨이고, 게이트 회로(26b)는 선택신호(CS)가 통과하는 것을 방지하는 상태로 된다. 후속하여, 선택신호(USP)가 입력되었을 때, 랫치회로(22b)의 비반전출력은 선택명령신호(XS)를 단자(172)를 통해 다음 단계의 주변장치(1)로 전송하기 위해 H-레벨로 된다. 더욱이, 선택신호(USP)는 게이트회로(25b)를 통과하지 않으며, 따라서, 랫치회로(21b)의 출력은 변화되지 않는다. 그러나, 랫치회로(22b)의 반전 출력이 L-레벨로 될 때, 게이트회로(25b)는 다음 선택신호(USP)가 통과하는 것을 허용한다. 따라서, 랫치회로(21b)의 비반전 출력 및 랫치회로(22b)의 반전 출력은 L-레벨로 된다. 결과적으로, OR회로(27)의 출력(Sel)이 L-레벨로 됨으로써 게이트회로(26b)는 선택회로(CS)가 통과하는 것을 허용한다.

선택신호(USP)가 CPU장치(2)로부터 연속적으로 출력될 때, 다음 선택신호(USP)의 입력시, 선택신호(USP)가 게이트회로(25b)를 통하여 랫치회로(21b)의 클록단자(Ck)에 입력된다. 이 시점에서, 랫치회로(21b)의 입력단자(D)에 입력된 랫치회로(22b)의 출력은 H-레벨에 있다. 결과적으로, 랫치회로(21b)의 비반전 출력은 H-레벨로 되고 OR회로(27)의 출력(Sel)은 H-레벨로 됨으로써 게이트 회로(26b)는 선택신호(CS)가 게이트회로를 통과하는 것을 방지한다.

또한, 다음 단계의 주변장치(1)는 선택신호(CS)가 게이트 회로를 통과하는 것을 허용하기 위해 이 선택신호(USP)에 의해 제17f도, 제17g도 및 제17h도에 도시된 바와 같이 동작한다. 따라서, 선택신호(USP)의 수에 대응하는 위치에 배치된 주변장치(1)만이 선택신호(CS)가 게이트 회로를 통과하는 것을 방지한다. 본 실시예의 다른 구조 및 동작은 제9도와 마찬가지이다.

[제11 실시예]

제18도에 도시된 바와 같이, 본 실시예는 스위치(SW)가 랫치회로(11D)의 입력단자(D)와 출력단자(Q)사이에 통합된 제11도에 도시된 제7실시예를 기초로 한 구조를 갖는다. 제19도에 도시된 바와 같은 본 실시예에서, CPU장치(2)를 각각의 주변장치(1)에 접속하는 신호라인(3)이 마더보드(B)에 형성된다. 즉, 버스접속용 제1신호라인(31)과 종속접속용 제2신호라인(32)이 제19도에 도시된 바와 같이 마더보드에 형성되고, 시스템이 예를들어 마더보드(B)에 제공된 장치 장착 슬롯(35)에 주변장치(1)가 장착되는 구조로 될 수 있게 한다. 스위치(SW)는 마더보드(B)에 제공되고, 스위치(SW)는 어떠한 주변장치(1)도 장착되지 않는 상태에서 전도성을 유지하거나 ON으로 유지됨으로써, 기입명령신호(US)가 전송될 수 있다.

즉, 기입명령신호(US)를 전송하는 제2신호라인(32)은 버스접속에 의해 접속되지 않는다. 그러므로, 어떠한 주변장치(1)도 장착되지 않은 장치장착슬롯(35)이 제19도에 도시된 바와 같은 구조에 존재할 때, 기입명령신호(US)는 주변장치(1)가 후속단계측의 장치장착슬롯(35)에 장착되는 경우에는 제7실시예의 구조로 전송될 수 없다. 상기 관점에서 볼 때, 스위치(SW)를 제공함으로써, 기입명령신호(US)는 주변장치(1)가 제공되지 않은 부분에서 주변장치(1)를 통과함이 없이 전송되어질 수 있게 된다. 그 밖의 구조 및 동작은 제7실시예와 마찬가지이다.

[제12 실시예]

제20도에 도시된 바와 같이, 본 실시예는 제7실시예의 스위치(SW) 대신에 선택시(18)가 제공되는 구조를 갖는다. 이 선택기(18)는 단자(SEL)에 입력된 스위칭 신호가 L-레벨일 때 입력단자(A)로 신호를 출력하고 스위칭 신호가 H-레벨일 때 입력단자(B)에 신호를 출력한다. 단자(SEL)에 풀-다운 저항기(R)가 접속되고, 전원전압(Vcc)(즉, H-레벨)은 주변장치(1)가 장착되었을 때 단자(180)를 통하여 풀-다운 저항기(R)의 일단에 대한 스위칭 신호로서 인가된다.

그러므로, 어떠한 주변장치(1)도 마더보드(B)상에서 대응 장치장착슬롯(35)에 장착되었을 때, 단자(SEL)에 대한 스위칭 신호는 풀-다운 저항기(R)에 의해 L-레벨로 되고, 입력단자(A)에 대한 입력신호가 출력된다. 다시 말하면, 기입명령신호(US)가 어떠한 주변장치(1)도 대응 장치장착슬롯(35)에 장착되지 않은 상태의 선택기(18)를 통과한다. 주변장치(1)가 장치장착슬롯(35)에 장착되었을 때, H-레벨 스위칭 신호가 단자(SEL)에 입력되고, 주변장치(1)를 통과한 기입명령신호(US)가 선택기(18)를 통과한다. 그 밖의 구조 및 동작은 제7도의 실시예와 마찬가지이다.

[제13 실시예]

제21도에 도시된 바와 같이, 본 실시예는 4개의 NAND회로(41 내지 44)로 이루어지는 논리회로에 의해 구현되는 제12실시예의 선택기(18)와 동일 기능의 구조를 갖는다. 일 NAND회로(44)는 자신의 단자를 단락시킴으로써 반전 회로로서 기능하게 된다. 기입명령신호(US) 및 NAND회로(44)의 출력은 NAND회로(41)에 입력된다. NAND회로(42)에 풀-다운 저항기(R)의 일단이 접속되고 랫치회로(11d)의 출력이 입력된다. 즉, NAND회로(41)의 일단자는 입력단자(A)로서 기능하며, NAND회로(42)의 일단자는 입력단자(B)로서 기능하며, NAND회로(42)의 다른 단자는 단자(SEL)로서 기능한다. NAND회로(41 및 42)의 출력은 NAND회로(43)에 입력되고, NAND회로(43)는 다음 단계의 주변장치(1)로의 입력을 형성한다. NAND회로(44)의 입력단자는 NAND회로(42)의 일 입력단자에 접속되고 단자(SEL)로서의 기능을 한다.

따라서, 어떠한 주변장치(1)도 마더보드(B)상의 대응 장치장착슬롯(35)에 장착되지 않은 상태에서, NAND회로(42 및 44)의 출력은 H-레벨에 있다. 그러므로, 기입명령신호(US)는 NAND회로(41)에서 반전되고 NAND회로(43)에서 또다시 반전된다.

다른말로하면, 주변장치(1)가 장착되었을때,NAND회로(44)의 출력은 H-레벨로 된다. 결과적으로, 기입명령신호(US)는 NAND회로(41)를 통과하지 못하며, NAND회로(42)는 랫치회로(11d)의 출력이 통과되게 한다. 그러므로, 랫치회로(11d)의 출력이 NAND회로(41)에서 반전되고 NAND회로(43)에서 또다시 반전되는 배열에 의해, 랫치회로(11d)의 출력은 다음 단계의 주변장치(1)에 전송될 수 있다. 그 밖의 구조 및 동작은 제7실시예와 마찬가지이다.

[제14 실시예]

제22도에 도시된 바와 같이, 본 실시예는 제11도에 도시된 본 실시예와 동일 회로구조를 가지며, 게이트회로(14) 및 랫치회로(11d)가 마더보드(B)상에 제공된다. 즉, 본 구조에 따라, 주변장치(1) 주소가 아직 설정되지 않았을 때 개별적으로 주변장치(1)를 선택하는 기능이 주변장치(1)에 제공되지 않지만 마더보드(B)상에 제공된다. 그러므로, 기입명령신호(US)는 임의의 주변장치(1)의 존재의 유무에 관계없이 랫치회로(11d)를 통하여 순차로 전송될 수 있다. 더욱이, 랫치회로(11d)는 각각의 주변장치(1)가 장착되어질 부분에 제공되기 때문에, 마더보드(B)중의 선택위치는 랫치회로(11d)의 출력에 의해 알려질 수 있다. 즉, 장착된 주변장치(1)가 검출될 수 있는지의 여부에 관계없이, 각각의 위치의 장치장착슬롯(35)을 선택할 때 각각의 주변장치(1)의 접속상태를 반송함으로써 알 수 있다. 다른 구조 및 동작은 제7실시예와 마찬가지이다.

신호라인(31)은 제11실시예 내지 제14실시예에서의 각각의 주변장치(1)의 존재의 유무에 무관하게 버스접속에 의해 CPU장치(2)에 접속됨을 유의해야 한다.

Claims

CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템에 있어서, CPU장치와 복수의 주변장치를 접속시키는 제1신호라인;과 CPU장치와 복수의 주변장치를 종속접속시키는 제2신호라인;과 선택신호와 기입주소를 제1신호라인에 전송하고 각각의 주변장치에 대한 주소를 설정하기 위해 기입명령신호를 제2신호라인에 전송하기 위해, 그리고 주변장치를 개별적으로 선택하기 위해 제1신호라인에 호출주소를 전송하기 위해 CPU장치에 제공된 제1인터페이스 수단;과 장치 주소로서 CPU장치로 부터 제1신호라인을 통하여 선택신호와 함께 전송된 기입주소를 저장하는 주소설정수단, 제2신호라인을 통하여 전송된 기입명령신호를 CPU장치로부터 다음 스테이지 주변장치로 선택신호가 수신될때마다 전송하는 신호전송수단, 선택신호가 후속 스테이지의 주변장치로의 기입명령신호의 전송에 응답하여 수신되는 것을 금지하는 게이트 수단,과 제1신호라인을 통하여 CPU장치로부터 전송된 호출주소와 주소설정수단에 설정된 장치주소와 비교하여 이들 주소가 상호 일치할 때 CPU장치로부터의 액세스를 허용하는 액세스 허용수단으로 구성되고, 각각의 주변장치에 제공된 제2인터페이스 수단으로 이루어지는 것을 특징으로 하는 주변장치 선택 시스템.
CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템내의 상기 주변장치에 있어서, CPU장치와 복수의 주변장치를 접속하기 위한 제1신호라인을 통하여 CPU장치로부터 전송된 기입주소, 호출주소 및 선택신호를 입력하기 위한 버스접속단자;CPU장치와 복수의 주변장치를 종속으로 접속하기 위해 제2신호라인을 통하여 CPU장치로부터 전송된 기입명령신호를 입력하기 위한 입력단자와, 기입명령신호에 의거하여 임의의 신호를 기입명령신호로서 후속 스테이지의 주변장치에 출력하기 위한 출력단자를 갖는 한쌍의 종속접속단자; 장치 주소로서 CPU장치로 부터 제1신호라인을 통하여 선택신호와 함께 전송된 기입주소를 저장하는 주소설정수단, 제2신호라인을 통하여 전송된 기입명령신호를 CPU장치로부터 다음 스테이지 주변장치로 선택신호가 수신될때맏마 전송하는 신호전송수단, 선택신호가 후속 스테이지의 주변장치로의 기입명령신호의 전송에 응답하여 수신되는 것을 금지하는 게이트 수단,과 제1신호라인을 통하여 CPU장치로부터 전송된 호출주소와 주소설정수단에 설정된 장치주소와 비교하여 이들 주소가 상호 일치할 때 CPU장치로부터의 액세스를 허용하는 액세스 허용수단으로 구성되고, 각각의 주변장치에 제공된 제2인터페이스 수단으로 이루어지는 것을 특징으로 하는 주변장치.
제2항에 있어서, 제1신호라인은 호출주소 및 기입주소를 전송하는 개별라인으로 이루어지고, 주소설정수단 및 신호전송수단은 선택신호가 입력되었을 때 기입주소 및 기입명령신호를 랫칭하는 랫치회로로 이루어지고, 게이트 수단은 랫치회로에서 랫칭된 기입명령신호의 수신시 선택신호가 랫치회로에 입력되는 것을 금지하는 게이트 회로로 이루어지는 것을 특징으로 하는 주변장치.
제2항에 있어서, 제1신호라인은 호출주소 및 기입주소를 전송하는 공통라인으로 이루어지고, 주소설정수단 및 신호전송수단은 선택신호가 입력되었을 때 기입주소 및 기입명령신호를 랫치회로로 이루어지고, 게이트 수단은 랫치회로에서 랫칭된 기입명령신호의 수신시 선택신호가 랫치회로에 입력되는 것을 금지하는 게이트 회로로 이루어지는 것을 특징으로 하는 주변장치.
제2항에 있어서, 주소설정수단은 선택신호가 입력되었을 때 기입주소를 랫칭하는 제1랫치회로로 이루어지고, 신호전송수단은 기입명령신호를 랫칭하고 선택신호가 입력되었을 때 기입명령신호로서 랫칭된 신호를 후속 스테이지의 주변장치에 출력하는 제2랫치회로로 이루어지고, 게이트수단은 제2랫치회로에서 랫칭된 기입명령신호 수신시 선택신호가 제1 및 제2 랫칭회로에 입력되는 것을 금지시키는 게이트회로로 이루어지는 것을 특징으로 하는 주변장치.
제2항에 있어서, 제1신호라인은 호출주소를 병렬데이타로서 전송하는 병렬 전송라인과 기입주소를 직렬 데이터로서 전송하는 직렬전송라인으로 이루어지고, 주소설정수단은 직렬전송라인으로부터 입력된 직렬데이타의 기입주소를 병렬데이타로 변환하는 직렬-병렬 컨버터회로와, 선택신호가 입력되었을 때 직렬-병렬 컨버터 회로로부터 출력된 병렬데이타의 기입주소를 랫칭하는 제1랫치회호로 이루어지고, 신호전송수단은 선택신호가 입력되었을 때 CPU로부터 전송된 기입명령신호를 랫칭하는 제2랫치회로로 이루어지고, 게이트 수단은 제2랫치회로에서 랫칭된 기입명령신호의 수신시 선택신호가 제1 및 제2랫치회로로 입력되는 것을 금지시키는 게이트 회로로 이루어지는 것을 특징으로 하는 주변장치.
CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템에 있어서, CPU장치와 복수의 주변장치를 접속하기 위한 제1신호라인;과 CPU장치와 복수의 주변장치를 종속 접속하기 위한 제2신호라인;과 선택신호와 동기화된 펄스신호와 선택신호를 제1신호라인에 전송하고 그리고 각각의 주변장치에 대한 주소를 설정하기 위해 기입명령신호를 제2신호라인에 전송하고 주변장치를 개별적으로 선택하기 위해 호출주소를 제1신호라인에 전송하기 위해 CPU장치에 제공된 제1인터페이스 수단;과 CPU장치로부터 전송된 펄스신호를 계수하는 카운터와, 장치주소로서 카운터의 출력값을 랫칭하고 CPU장치로부터 전송된 기입명령 신호를 랫칭하여, 선택신호가 입력되었을 때 기업명령신호로써 랫칭된 신호를 후속 스테이지의 주변장치에 출력하는 랫치회로와, 기입명령신호가 랫치회로에서 기입명령신호의 랫칭으로 후속 스테이지의 주변장치에 전송되었을 때 랫치회로에서 랫칭된 기입명령신호의 수신시 선택신호가 랫치회로에 입력되는 것을 금지시키는 게이트회로와, CPU장치로부터 전송된 호출주소와 랫치회로에 설정된 장치주소를 비교하여 이들 주소가 상호 일치할 때 CPU장치로부터의 액세스를 허용하는 액세스 수단으로 구성되는 제2인터페이스 수단으로 이루어지는 것을 특징으로 하는 주변장치 선택 시스템.
CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템의 상기 주변장치에 있어서, CPU장치와 복수의 주변장치를 접속하는 제1신호라인을 통하여 CPU장치로부터 전송된 선택신호와 동기화된 펄스신호, 선택신호 및 호출주소를 입력하기 위한 버스접속단자;와 CPU장치와 복수의 주변장치를 종속 접속하기 위핸 제2신호라인을 통하여 CPU장치로부터 전송된 기입명령신호를 입력하기 위한 입력단자와, 기입명령신호에 의거하여 임의 신호를 기입명령신호로써 후속 스테이지의 주변장치에 출력하기 위한 출력단자를 갖는 종속접속단자 쌍;과 CPU장치로부터 전송된 펄스신호를 계수하는 카운터;와 장치주소로서 카운터의 출력값을 랫칭하고 CPU장치로부터 전송된 기입명령신호를 랫칭하여, 선택신호가 입력되었을 때 기입명령신호로써 후속스테이지의 주변장치에 랫칭된 신호를 출력하는 랫치회로;와 랫치회로에서 기입명령신호의 랫칭으로 기입명령신호가 후속 스테이지의 주변장치에 전송되었을 때 랫치회로에서 랫칭된 기입명령신호의 수신시 선택신호가 랫치회로로 입력되는 것을 금지시키는 게이트회로;와 CPU장치로부터 전송된 호출주소와 랫치회로에 설정된 장치주소를 비교하여 이들 주소가 상호 일치할 때 CPU장치로부터 액세스를 허용하는 액세스 허용수단으로 이루어지는 것을 특징으로 하는 주변장치.
CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템의 상기 주변장치에 있어서, CPU장치와 복수의 주변장치를 접속하는 제1신호라인을 통하여 CPU장치로부터 전송된 선택신호와 호출신호 및 기입주소를 입력하기 위한 버스접속단자;와 CPU장치와 복수의 주변장치를 종속 접속하기 위해 제2신호라인을 통하여 CPU장치와 입력하기 위한 입력단자와, 기입명령신호에 의거하여 임의 신호를 기입명령신호로써 후속 스테이지의 주변장치에 출력하기 위한 출력단자를 갖는 종속접속단자 쌍; 과 선택신호가 입력되었을 때 장치주소로서 기입주소를 랫칭하는 제1랫치회로;와 CPU장치로부터 전송된 기입명령신호를 랫칭하여, 선택신호가 입력되었을 때 기입명령신호로써 후속스테이지의 주변장치에 랫칭된 신호를 출력하는 제2랫치회로; 와 제2랫치회로에 입력된 기입명령신호의 수신시 선택신호가 제1랫치회로로 입력되는 것을 금지시키는 게이트회로; 와 CPU장치로부터 전송된 호출주소와 랫치회로에 랫칭된 장치주소를 비교하여 이들 주소가 상호 일치할 때 CPU장치로부터의 액세스를 허용하는 액세스 허용수단으로 이루어지는 것을 특징으로 하는 주변장치.
CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템에 있어서, CPU장치와 복수의 주변장치를 접속하는 제1신호라인; CPU장치와 복수의 주변장치를 종속 접속하는 제2신호라인; 각각의 주변장치에 대한 주소를 설정하기 위해 선택신호를 제1신호라인에 전송하고, 각각의 주변장치에 대한 주소를 설정하고 주변장치를 개별적으로 선택하기 위해 주소를 제2신호라인에 전송하기 위해 CPU장치에 제공된 제1인터페이스 수단; 과 선택신호가 CPU장치로부터 입력될 때마다 장치주소로써 CPU장치로부터 전송된 주소를 랫칭하는 랫치회로와, 어떠한 장치주소도 랫치회로에서 설정되지 않았을 때 CPU장치로부터 전송된 주소를 주소로써 후속스테이지의 주변장치에 대한 특정값과의 감산 또는 가산함으로써 획득된 값을 출력하고,CPU장치로부터 전송된 주소를 장치주소가 설정되었을 때 주소로써 후속스테이지의 주변장치에 출력하는 연산회로와, 제2신호라인을 통하여 CPU장치로부터 전송된 주소와 랫치회로에서 설정된 장치주소를 비교하여 이들 주소가 상호 일치할 때 CPU장치로부터의 액세스를 허용하는 액세스 허용수단으로 구성되며, 각각의 주변장치에 제공된 제2인터페이스 수단으로 이루어지는 것을 특징으로 하는 주변장치 선택 시스템.
CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템의 주변장치 있어서, CPU장치와 복수의 주변장치를 접속하기 위해 제1신호라인을 통하여 CPU장치로부터 전송된 선택신호를 입력하기 위한 버스접속단자; 와 CPU장치와 복수의 주변장치를 종속으로 접속하기 위해 제2신호라인을 통하여 CPU장치로부터 전송된 주소를 입력하는 입력단자와, 주소로써 후속 스테이지의 주변장치에 대한 주소에 의거한 임의의 신호를 출력하는 출력단자를 갖는 종속접속단자; 와 CPU장치로부터 전송된 선택신호가 입력될 때마다 장치주소로써 CPU장치로부터 전송된 주소를 랫칭하는 랫치회로;와 어떠한 장치주소도 랫치회로에서 설정되지 않았을 때 CPU장치로부터 전송된 주소를 주소로써 후속스테이지의 주변장치에 대한 특정값과의 감산 또는 가산함으로써 획득된 값을 출력하고, CPU장치로부터 전송된 주소를 장치주소가 설정되었을 때 주소로써 후속스테이지의 주변장치에 출력하는 연산회로;와 제2신호라인을 통하여 CPU장치로부터 전송된 주소와 랫치회로에서 설정된 장치주소를 비교하여 이들 주소가 상호 일치할 때 CPU장치로부터의 액세스를 허용하는 액세스 허용수단으로 이루어지는 것을 특징으로 하는 주변장치.
CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템에 있어서, CPU장치와 복수의 주변장치를 접속하는 제1신호라인; 과 CPU장치와 복수의 주변장치를 종속 접속하는 제2신호라인; 과 주변장치의 선택동작을 초기화하기 위해 제1신호라인에 재설정트 신호를 전송하고, 주변장치에 대응하는 다수의 선택신호가 제1신호라인에 선택되어지도록 선택신호를 전송하여 주변장치를 개별적으로 선택하기 위해 제2신호라인에 선택명령신호를 전송하기 위해 CPU장치에 전송된 제1인터페이스 수단; 과 선택명령신호가 제2신호라인을 통하여 CPU장치측으로부터 입력되는 동안 CPU장치로부터 전송된 선택신호의 수신시 선택명령신호를 제2신호라인을 통하여 후속스테이지의 주변장치에 전송하는 신호전송수단과, 선택명령신호를 후속 스테이지의 주변장치에 전송하기 이전에 선택신호에 의해 CPU장치로 부터의 액세스를 허용하고, 선택명령신호 전송후 선택신호가 입력되었을 때 CPU장치로 부터의 액세스를 금지시키는 액세스 허용수단과, 선택명령신호를 후속 스테이지의 주변장치에 전송한 후 선택신호가 입력되었을 때 선택신호가 수신되는 것을 금지시키는 게이트 수단과, 신호전송수단, 액세스 허용수단 및 게이트 수단을 재설정트 신호에 의해 초기 상태로 재설정팅시키는 재설정은 수단으로 구성되고, 각각의 주변장치에 제공된 제2인터페이스 수단으로 이루어지는 것을 특징으로 하는 주변장치 선택 시스템.
CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템의 상기 주변장치에 있어서, CPU장치와 복수의 주변장치를 접속하는 제1신호라인을 통하여 CPU장치로부터 전송된 선택신호와 재설정 신호를 입력하기 위한 버스접속단자; 와 CPU장치와 복수의 주변장치를 종속 접속하기 위해 제2신호라인을 통하여 CPU장치로부터 전송된 선택명령신호를 입력하기 위한 입력단자와, 선택명령신호에 의거하여 임의의 신호를 선택명령신호로써 후속 스테이지의 주변장치에 출력하기 위한 출력단자를 갖는 종속접속단자 쌍; 과 선택명령신호가 제2신호라인을 통하여 CPU장치측으로부터 입력되는 동안 CPU장치로부터 전송된 선택신호의 수신시 선택명령신호를 제2신호라인을 통하여 후속스테이지의 주변장치에 전송하는 신호전송수단과; 선택명령신호를 후속 스테이지의 주변장치에 전송하기 이전에 선택신호에 의해 CPU장치로 부터의 액세스를 허용하고, 선택명령신호 전송후 선택신호가 입력되었을 때 CPU장치로 부터의 액세스를 금지시키는 액세스 허용수단과; 선택명령신호를 후속 스테이지의 주변장치에 전송한 후 선택신호가 입력되었을 때 선택신호가 수신되는 것을 금지시키는 게이트 수단과; 신호전송수단, 액세스 허용수단 및 게이트 수단을 재설정 신호에 의해 초기 상태로 재설정시키는 재설정수단으로 구성되고, 각각의 주변장치에 제공된 제2인터페이스 수단으로 이루어지는 것을 특징으로 하는 주변장치.
제13항에 있어서, 신호전송수단은 선택신호가 입력되었을 때 CPU장치로 부터 전송된 선택명령신호를 랫칭하는 제1랫칭회로로 이루어지고, 액세스 허용수단은 선택 명령신호가 입력되는 동안 선택신호의 입력시 자신의 반전 출력을 랫치하는 제2랫치회로와, 제2랫치회로로의 선택명령신호의 입력경로에 삽입되고 제2랫치 회로의 출력에 의해 개방 및 폐쇄되는 제1게이트 뢰로로 이루어지고, 게이트 수단은 제1 및 제2랫치회로의 출력의 조합에 대응한 논리값을 출력하는 논리회로와, 제1 및 제2랫치회로로의 선택신호의 입력경로에 삽입되고 선택명령신호가 제1랫치회로에 의해 출력되고 CPU장치로부터의 어떠한 액세스도 제2랫치회로에 의해 허용되지 않을 때 논리회로의 출력에 의거하여 선택신호가 통과하는 것을 금지하는 제2게이트회로로 이루어지는 것을 특징으로 하는 주변장치.
제13항에 있어서, 신호전송수단은 선택신호가 입력되었을 때 CPU장치로부터 전송된 선택명령신호를 랫칭하는 제1랫치회로로 이루어지고, 액세스 허용수단은 선택신호가 입력되었을 때 제1랫치회로의 출력을 랫칭하는 제2랫치회로와, 제1 및 제2랫치회로의 출력의 조합에 대응하는 논리값을 출력하는 논리회로로 이루어지고, 게이트 수단은 제2랫치회로로의 선택신호의 입력경로에 삽입되고 선택명령신호가 제1랫치회로로부터 출력되었을 때 선택신호가 제2랫치회로를 통과할 수 있게 하는 것을 특징으로 하는 주변장치.
마더보드에 제공된 복수의 장착슬롯에 착탈가능하게 장착된 복수의 주변장치가 신호라인을 통하여 CPU장치에 접속되고 CPU장치는 주변장치를 개별적으로 선택함으로써 각각의 주변장치를 액세스하는 주변장치 선택 시스템의 마더보드에 있어서, 장착슬롯에 장착된 주변장치와 CPU장치를 종속으로 접속하는 종속접속신호라인과, 종속접속신호라인이 CPU장치 측으로부터 각각의 장착장치에 장착된 주변장치를 통하여 후속 스테이지측에 접속되는 상태와 종속접속신호라인이 임의의 주변장치를 통과함이 없이 후속 스테이지측에 접속되는 상태 사이에서 선택하기 위해, 각각의 장착장치에 제공된 경로선택수단으로 이루어지는 것을 특징으로 하는 마더보드.
제16항에 있어서, 경로선택수단은 어떠한 주변장치도 상기 경로선택수단에 대응하여 장치장착슬롯에 장착되지 않았을 때 임의의 주변장치를 통과함이 없이 종속 접속신호라인을 CPU장치 측으로부터 후속 스테이지 측으로 접속하기 위해 턴 온되는 기계식 스위치인 것을 특징으로 하는 마더보드.
제16항에 있어서, 경로선택수단은 CPU장치 측의 종속접속 신호라인과 소정 신호라인중의 하나를 경로선택수단에 대응하여 장치장측슬롯에 장착된 주변장치로부터 후속 스테이지 측의 종속접속 신호라인에 교대방식으로 접속시키며, 주변장치가 장치장착슬롯에 장착되었을 때 주변장치로부터의 스위칭신호의 수신시 소정신호라인을 주변장치로부터 스테이지 측상의 종속접속 신호라인에 접속하는 선택기인 것을 특징으로 하는 마더보드.
제18항에 있어서, 선택기는 주변장치로부터의 소정신호를 스위칭 신호가 입력되었을 때 통과시키는 제1게이트와, CPU장치로부터의 종속접속신호를 스위칭 신호의 반전 값이 입력되었을 때 통과시키는 제2게이트와, 두 게이트의 출력값의 논리합을 후속 스테이지측의 종속접속 신호라인에 전송하는 논리회로로 이루어지는 것을 특징으로 하는 마더보드.
CPU장치와 복수의 주변장치를 갖는 주변장치 선택 시스템에 있어서, 복수의 주변장치가 착탈가능하게 장착된 복수의 장착슬롯과, CPU장치와 복수의 주변장치를 접속하는 제1신호라인과, CPU장치와 복수의 주변장치를 종속 접속하는 제2신호라인으로 구성되는 마더보드; 와 선택신호와 기입주소를 제1신호라인에 전송하고 각각의 주변장치에 대한 주소를 설정하기 위해 기입명령신호를 제2신호라인에 전송하며, 주변장치를 개별적으로 선택하기 위해 호출주소를 제1신호라인에 전송하기 위해 CPU장치에 제공된 제1인터페이스 수단; 과 장치주소로써 CPU장치로부터 제1신호라인을 통하여 선택신호와 함께 전송된 기입주소를 저장하는 주소설정수단과, 제1신호라인을 통과하여 CPU장치로부터 전송된 호출주소와 주소설정수단에 설정된 장치주소를 비교하여 이들 주소가 상호 일치할 때 CPU장치로부터의 액세스를 허용하는 액세스 허용수단으로 구성되며 각각의 장치에 제공된 제2인터페이스 수단; 과 제2신호라인을 통하여 전송된 기입명령신호를 선택신호가 수신될 때마다 순차적으로 CPU장치로부터 후속 스테이지의 주변장치로 전송하기 위해, 마더 보드상의 각각의 장착슬롯에 대해 제공된 신호전송수단; 과 기입명령신호를 후속 스테이지의 주변장치로 전송시 선택신호가 수신되는 것을 금지시키기 위해, 마더보드상의 각각의 장착슬롯에 대해 제공된 게이트 수단으로 이루어지는 것을 특징으로 하는 주변장치 선택 시스템.