JPH11288330A - 設定機能付き集積回路 - Google Patents
設定機能付き集積回路Info
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- JPH11288330A JPH11288330A JP10087841A JP8784198A JPH11288330A JP H11288330 A JPH11288330 A JP H11288330A JP 10087841 A JP10087841 A JP 10087841A JP 8784198 A JP8784198 A JP 8784198A JP H11288330 A JPH11288330 A JP H11288330A
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Abstract
(57)【要約】
【課題】 設定するデータが多い場合にも僅かの外部接
続端子を使用するだけで内部回路に設定できる集積回路
を提供することを目的とする。 【解決手段】 外部から集積回路の内部の被設定回路１
６に設定するに際して、制御回路２０が外部接続端子の
レベルを変更して外部接続端子１９を被設定回路１６へ
の設定に使用する。被設定回路１６への設定を実施しな
い期間では外部接続端子１９を使用して内部の処理回路
１７と外部回路２２が信号の授受を実行している。
続端子を使用するだけで内部回路に設定できる集積回路
を提供することを目的とする。 【解決手段】 外部から集積回路の内部の被設定回路１
６に設定するに際して、制御回路２０が外部接続端子の
レベルを変更して外部接続端子１９を被設定回路１６へ
の設定に使用する。被設定回路１６への設定を実施しな
い期間では外部接続端子１９を使用して内部の処理回路
１７と外部回路２２が信号の授受を実行している。
Description
【０００１】
【発明の属する技術分野】本発明はデータの設定を受け
る被設定回路を内蔵した集積回路に関し、外部接続端子
の有効利用を目的とする。
る被設定回路を内蔵した集積回路に関し、外部接続端子
の有効利用を目的とする。
【０００２】
【従来の技術】近年、携帯電話の移動局、基地局、ネッ
トワーク端末、パーソナルコンピュータ用の拡張カード
などにおいて、集積回路の外部接続端子から集積回路の
内部に自身のＩＤを設定したり、機能の初期設定を行っ
ている。
トワーク端末、パーソナルコンピュータ用の拡張カード
などにおいて、集積回路の外部接続端子から集積回路の
内部に自身のＩＤを設定したり、機能の初期設定を行っ
ている。
【０００３】図８〜図１０は従来のこの種の集積回路を
示している。図８に示す第１の従来例では、集積回路１
の内部に第１，第２の被設定回路２，３が内蔵されてお
り、第１の被設定回路２のデータ入力２ａが集積回路１
の第１の外部接続端子４に接続され、第２の被設定回路
３のデータ入力３ａが集積回路１の第２の外部接続端子
５に接続されている。
示している。図８に示す第１の従来例では、集積回路１
の内部に第１，第２の被設定回路２，３が内蔵されてお
り、第１の被設定回路２のデータ入力２ａが集積回路１
の第１の外部接続端子４に接続され、第２の被設定回路
３のデータ入力３ａが集積回路１の第２の外部接続端子
５に接続されている。
【０００４】第１の被設定回路２に設定する入力データ
が“ １ ”で、第２の被設定回路３に設定する入力デ
ータが“ ０ ”の場合には、集積回路１の外部で第１
の外部接続端子４を論理レベル“ Ｈ ”のＶｃｃに接
続し、第２の外部接続端子５を論理レベル“ Ｌ ”の
基準レベルに接続している。
が“ １ ”で、第２の被設定回路３に設定する入力デ
ータが“ ０ ”の場合には、集積回路１の外部で第１
の外部接続端子４を論理レベル“ Ｈ ”のＶｃｃに接
続し、第２の外部接続端子５を論理レベル“ Ｌ ”の
基準レベルに接続している。
【０００５】また、図９に示す第２の従来例では、集積
回路６の内部に被設定回路７と制御回路１４が内蔵され
ており、被設定回路７のデータ入力が制御回路１４のデ
ータ出力に接続されている。制御回路１４の制御信号出
力１４ａは集積回路６の第１の外部接続端子１２に接続
され、制御回路１４のデータ入力１４ｂは集積回路１の
第２の外部接続端子１３に接続されている。
回路６の内部に被設定回路７と制御回路１４が内蔵され
ており、被設定回路７のデータ入力が制御回路１４のデ
ータ出力に接続されている。制御回路１４の制御信号出
力１４ａは集積回路６の第１の外部接続端子１２に接続
され、制御回路１４のデータ入力１４ｂは集積回路１の
第２の外部接続端子１３に接続されている。
【０００６】被設定回路７への設定に際しては、第１の
外部接続端子１２から集積回路６の外部に向かって図１
０の（ａ）に示すようにクロックパルスが発生する。集
積回路６の外部において第１の外部接続端子１２にはシ
リアルメモリ９が接続されており、シリアルメモリ９は
プリセットされている複数桁のデータを、第１の外部接
続端子１２からクロックパルスを検出する度に図１０の
（ｂ）に示すように桁直列でデータ出力９ｂに出力して
いる。
外部接続端子１２から集積回路６の外部に向かって図１
０の（ａ）に示すようにクロックパルスが発生する。集
積回路６の外部において第１の外部接続端子１２にはシ
リアルメモリ９が接続されており、シリアルメモリ９は
プリセットされている複数桁のデータを、第１の外部接
続端子１２からクロックパルスを検出する度に図１０の
（ｂ）に示すように桁直列でデータ出力９ｂに出力して
いる。
【０００７】桁直列のシリアルデータは集積回路１の第
２の外部接続端子１３を介して制御回路に取り込まれ
て、パラレル変換されて被設定回路７のデータ入力に与
えられる。
２の外部接続端子１３を介して制御回路に取り込まれ
て、パラレル変換されて被設定回路７のデータ入力に与
えられる。
【０００８】
【発明が解決しようとする課題】図８に示した第１の従
来例では、被設定回路２，３にそれぞれ１ビットのデー
タを設定するのに２つの外部接続端子４，５を占有して
しまうため、多数のデータを設定するために多数の外部
接続端子が必要である。
来例では、被設定回路２，３にそれぞれ１ビットのデー
タを設定するのに２つの外部接続端子４，５を占有して
しまうため、多数のデータを設定するために多数の外部
接続端子が必要である。
【０００９】これに対して図９に示した第２の従来例で
は、設定データをシリアルで集積回路６に送り込んで内
部でパラレルデータに変換しているため、必要な桁数が
多くなっても２つの外部接続端子１２，１３だけで対応
することができるが、シリアルデータを出力できるシリ
アルメモリ９が集積回路６の外部において必要となる。
は、設定データをシリアルで集積回路６に送り込んで内
部でパラレルデータに変換しているため、必要な桁数が
多くなっても２つの外部接続端子１２，１３だけで対応
することができるが、シリアルデータを出力できるシリ
アルメモリ９が集積回路６の外部において必要となる。
【００１０】通常、このようなシリアルメモリは高価な
ため、集積回路とシリアルメモリを合わせると全体とし
て高価なシステムとなる。本発明は、シリアルデータを
出力できるシリアルメモリを必要とせず、しかも、少数
の外部接続端子を用いるだけで多数のデータを集積回路
に内蔵された被設定回路に設定でき、システム全体を安
価にできる集積回路を提供することを目的とする。
ため、集積回路とシリアルメモリを合わせると全体とし
て高価なシステムとなる。本発明は、シリアルデータを
出力できるシリアルメモリを必要とせず、しかも、少数
の外部接続端子を用いるだけで多数のデータを集積回路
に内蔵された被設定回路に設定でき、システム全体を安
価にできる集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の設定機能付き集
積回路は、内部から外部に向かって制御信号を出力して
外部から内部にデータを読み込む外部接続端子の機能を
切り換えたり、外部から受け入れたアナログ信号を内部
でデジタル変換してデータ設定することを特徴とする。
積回路は、内部から外部に向かって制御信号を出力して
外部から内部にデータを読み込む外部接続端子の機能を
切り換えたり、外部から受け入れたアナログ信号を内部
でデジタル変換してデータ設定することを特徴とする。
【００１２】この本発明によると、シリアルデータを出
力できるシリアルメモリを必要とせず、しかも、少数の
外部接続端子を用いるだけで多数のデータを集積回路に
内蔵された被設定回路に設定できる。
力できるシリアルメモリを必要とせず、しかも、少数の
外部接続端子を用いるだけで多数のデータを集積回路に
内蔵された被設定回路に設定できる。
【００１３】
【発明の実施の形態】請求項１記載の設定機能付き集積
回路は、外部からのデータ設定を必要とする第１の回路
と設定データとは別の情報を外部の回路と授受する第２
の回路を内蔵した集積回路であって、第１，第２の回路
と外部接続端子群との間に介装された制御回路を設け、
この制御回路を、第１の回路へのデータ設定時に前記外
部接続端子群のうちの少なくとも１つの端子のレベルを
第１の回路へのデータの取り込み期間でない期間とは別
のレベルに変更し、前記外部接続端子群のうちの第２の
回路が外部と情報の授受に使用する端子から読み込んだ
データを第１の回路のデータ入力に供給するよう構成し
たことを特徴とする。
回路は、外部からのデータ設定を必要とする第１の回路
と設定データとは別の情報を外部の回路と授受する第２
の回路を内蔵した集積回路であって、第１，第２の回路
と外部接続端子群との間に介装された制御回路を設け、
この制御回路を、第１の回路へのデータ設定時に前記外
部接続端子群のうちの少なくとも１つの端子のレベルを
第１の回路へのデータの取り込み期間でない期間とは別
のレベルに変更し、前記外部接続端子群のうちの第２の
回路が外部と情報の授受に使用する端子から読み込んだ
データを第１の回路のデータ入力に供給するよう構成し
たことを特徴とする。
【００１４】請求項２記載の設定機能付き集積回路は、
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路のデータ入力と外部接
続端子との間にアナログ・デジタル変換器を設け、外部
接続端子に前記アナログ・デジタル変換器のアナログ入
力を接続し、前記アナログ・デジタル変換器のデジタル
出力を被設定回路のデータ入力に接続したことを特徴と
する。
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路のデータ入力と外部接
続端子との間にアナログ・デジタル変換器を設け、外部
接続端子に前記アナログ・デジタル変換器のアナログ入
力を接続し、前記アナログ・デジタル変換器のデジタル
出力を被設定回路のデータ入力に接続したことを特徴と
する。
【００１５】請求項３記載の設定機能付き集積回路は、
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路と外部接続端子群との
間に介装された制御回路を設け、この制御回路を、被設
定回路へのデータ設定時に前記外部接続端子群のうちの
特定の端子のレベルを被設定回路へのデータの取り込み
期間でない期間とは別のレベルに変更し、前記データ設
定時に外部接続端子群のうちの前記特定の端子とは別の
端子から読み込んだデータを被設定回路のデータ入力に
供給するよう構成したことを特徴とする。
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路と外部接続端子群との
間に介装された制御回路を設け、この制御回路を、被設
定回路へのデータ設定時に前記外部接続端子群のうちの
特定の端子のレベルを被設定回路へのデータの取り込み
期間でない期間とは別のレベルに変更し、前記データ設
定時に外部接続端子群のうちの前記特定の端子とは別の
端子から読み込んだデータを被設定回路のデータ入力に
供給するよう構成したことを特徴とする。
【００１６】請求項４記載の設定機能付き集積回路は、
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路と外部接続端子群との
間に介装された制御回路を設け、この制御回路を、被設
定回路へのデータ設定時に前記外部接続端子群のうちの
複数の端子のレベルを被設定回路へのデータの取り込み
期間でない期間とは別のレベルに時間とともに変更し、
前記データ設定時に前記レベルの変更に同期して前記外
部接続端子群のうちの別の端子から複数回の読み取りを
実行して、読み取った複数のデータを設定データとして
被設定回路のデータ入力に供給するよう構成したことを
特徴とする。
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路と外部接続端子群との
間に介装された制御回路を設け、この制御回路を、被設
定回路へのデータ設定時に前記外部接続端子群のうちの
複数の端子のレベルを被設定回路へのデータの取り込み
期間でない期間とは別のレベルに時間とともに変更し、
前記データ設定時に前記レベルの変更に同期して前記外
部接続端子群のうちの別の端子から複数回の読み取りを
実行して、読み取った複数のデータを設定データとして
被設定回路のデータ入力に供給するよう構成したことを
特徴とする。
【００１７】請求項５記載の設定機能付き集積回路は、
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路と外部接続端子群との
間に介装された制御回路を設け、被設定回路へのデータ
設定時に外部接続端子群のうち前記制御回路によってレ
ベルが変更される制御端子とは別のデータ入力端子に入
力側が接続されて入力レベルを判定して複数ビットのデ
ータに変換するレベル検出回路を設け、前記制御回路
を、被設定回路へのデータ設定時に前記外部接続端子群
のうちの前記制御端子のレベルを被設定回路へのデータ
の取り込み期間でない期間とは別のレベルに変更し、前
記データ入力端子から読み込んだデータを被設定回路の
データ入力に供給するよう構成したことを特徴とする。
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路と外部接続端子群との
間に介装された制御回路を設け、被設定回路へのデータ
設定時に外部接続端子群のうち前記制御回路によってレ
ベルが変更される制御端子とは別のデータ入力端子に入
力側が接続されて入力レベルを判定して複数ビットのデ
ータに変換するレベル検出回路を設け、前記制御回路
を、被設定回路へのデータ設定時に前記外部接続端子群
のうちの前記制御端子のレベルを被設定回路へのデータ
の取り込み期間でない期間とは別のレベルに変更し、前
記データ入力端子から読み込んだデータを被設定回路の
データ入力に供給するよう構成したことを特徴とする。
【００１８】請求項６記載の設定機能付き集積回路は、
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路と外部接続端子群との
間に介装された制御回路を設け、被設定回路へのデータ
設定時に外部接続端子群のうちの前記制御回路によって
レベルが変更される制御端子とは別のデータ入力端子に
入力側が接続されて入力レベルを判定して複数ビットの
データに変換するレベル検出回路を設け、前記制御回路
を、被設定回路へのデータ設定時に前記外部接続端子群
のうちの複数の前記制御端子のレベルを被設定回路への
データの取り込み期間でない期間とは別のレベルに時間
とともに変更し、前記データ設定時に前記レベルの変更
に同期して前記レベル検出回路の出力の複数回の読み取
りを実行して、読み取った複数のデータを設定データと
して被設定回路のデータ入力に供給するよう構成したこ
とを特徴とする。
外部からのデータ設定を必要とする被設定回路を内蔵し
た集積回路であって、被設定回路と外部接続端子群との
間に介装された制御回路を設け、被設定回路へのデータ
設定時に外部接続端子群のうちの前記制御回路によって
レベルが変更される制御端子とは別のデータ入力端子に
入力側が接続されて入力レベルを判定して複数ビットの
データに変換するレベル検出回路を設け、前記制御回路
を、被設定回路へのデータ設定時に前記外部接続端子群
のうちの複数の前記制御端子のレベルを被設定回路への
データの取り込み期間でない期間とは別のレベルに時間
とともに変更し、前記データ設定時に前記レベルの変更
に同期して前記レベル検出回路の出力の複数回の読み取
りを実行して、読み取った複数のデータを設定データと
して被設定回路のデータ入力に供給するよう構成したこ
とを特徴とする。
【００１９】以下、本発明の各実施の形態を図１〜図７
に基づいて説明する。 （実施の形態１）図１は（実施の形態１）を示す。
に基づいて説明する。 （実施の形態１）図１は（実施の形態１）を示す。
【００２０】集積回路１５には、外部からのデータ設定
を必要とする第１の回路としての被設定回路１６と、設
定データとは別の情報を外部の回路と授受する第２の回
路としての処理回路１７と、制御回路２０を内蔵した集
積回路であって、制御回路２０の出力側は被設定回路１
６と処理回路１７と集積回路１５の第１，第２，第３の
外部接続端子１８ａ，１８ｂ，１９の間に介装されてい
る。
を必要とする第１の回路としての被設定回路１６と、設
定データとは別の情報を外部の回路と授受する第２の回
路としての処理回路１７と、制御回路２０を内蔵した集
積回路であって、制御回路２０の出力側は被設定回路１
６と処理回路１７と集積回路１５の第１，第２，第３の
外部接続端子１８ａ，１８ｂ，１９の間に介装されてい
る。
【００２１】集積回路１５の外部において第１，第２の
外部接続端子１８ａ，１８ｂは設定データ出力回路２１
の制御信号入力２１ａ，２１ｂに接続されている。デー
タ出力回路２１のデータ出力２１ｃは第３の外部接続端
子１９に接続されている。
外部接続端子１８ａ，１８ｂは設定データ出力回路２１
の制御信号入力２１ａ，２１ｂに接続されている。デー
タ出力回路２１のデータ出力２１ｃは第３の外部接続端
子１９に接続されている。
【００２２】さらに、集積回路１５の外部において第
１，第２の外部接続端子１８ａ，１８ｂには、処理回路
１７と情報を授受する外部回路２２の制御信号入力２２
ａ，２２ｂが接続されている。第３の外部接続端子１９
には外部回路２２の情報ライン２２ｃが接続されてい
る。
１，第２の外部接続端子１８ａ，１８ｂには、処理回路
１７と情報を授受する外部回路２２の制御信号入力２２
ａ，２２ｂが接続されている。第３の外部接続端子１９
には外部回路２２の情報ライン２２ｃが接続されてい
る。
【００２３】制御回路２０は次のように構成されてい
る。ここで設定データ出力回路２１には、設定しようと
する入力データが上桁から下桁に向かって例えば“ １
０１００００１ ”の８ビットがプリセットされてい
る。
る。ここで設定データ出力回路２１には、設定しようと
する入力データが上桁から下桁に向かって例えば“ １
０１００００１ ”の８ビットがプリセットされてい
る。
【００２４】制御回路２０は被設定回路１６への設定を
実施しない通常時には、第１，第２の外部接続端子１８
ａ，１８ｂを共にハイインピーダンスに維持している。
制御信号入力２１ａ，２１ｂがハイインピーダンスにな
った設定データ出力回路２１はデータ出力２１ｃに設定
データを出力しない状態にある。制御信号入力２２ａ，
２２ｂがハイインピーダンスになった外部回路２２は、
端子２２ｃと第３の外部接続端子１９と制御回路２０を
介して処理回路１７と情報の授受を実行している。
実施しない通常時には、第１，第２の外部接続端子１８
ａ，１８ｂを共にハイインピーダンスに維持している。
制御信号入力２１ａ，２１ｂがハイインピーダンスにな
った設定データ出力回路２１はデータ出力２１ｃに設定
データを出力しない状態にある。制御信号入力２２ａ，
２２ｂがハイインピーダンスになった外部回路２２は、
端子２２ｃと第３の外部接続端子１９と制御回路２０を
介して処理回路１７と情報の授受を実行している。
【００２５】被設定回路１６へのデータの設定時には、
制御回路２０は最初に第１の外部接続端子１８ａを論理
レベル“ Ｈ ”にして、第２の外部接続端子１８ｂを
ハイインピーダンス（ハイＺ）の状態とし、次のタイミ
ングには第１の外部接続端子１８ａをハイインピーダン
ス（ハイＺ）の状態にして、第２の外部接続端子１８ｂ
を論理レベル“ Ｈ ”に切り換える。
制御回路２０は最初に第１の外部接続端子１８ａを論理
レベル“ Ｈ ”にして、第２の外部接続端子１８ｂを
ハイインピーダンス（ハイＺ）の状態とし、次のタイミ
ングには第１の外部接続端子１８ａをハイインピーダン
ス（ハイＺ）の状態にして、第２の外部接続端子１８ｂ
を論理レベル“ Ｈ ”に切り換える。
【００２６】制御信号入力２１ａ，２１ｂがそれぞれ論
理レベル“ Ｈ ”とハイインピーダンス（ハイＺ）に
なった設定出力回路２１は、第３の外部出力端子１９を
介して制御回路２０へ上桁の“ １０１０ ”の４ビッ
ト分を供給する。
理レベル“ Ｈ ”とハイインピーダンス（ハイＺ）に
なった設定出力回路２１は、第３の外部出力端子１９を
介して制御回路２０へ上桁の“ １０１０ ”の４ビッ
ト分を供給する。
【００２７】制御信号入力２１ａ，２１ｂがそれぞれハ
イインピーダンス（ハイＺ）と論理レベル“ Ｈ ”と
になった設定出力回路２１は、第３の外部出力端子１９
を介して制御回路２０へ下桁の“ ０００１ ”の４ビ
ット分を供給する。
イインピーダンス（ハイＺ）と論理レベル“ Ｈ ”と
になった設定出力回路２１は、第３の外部出力端子１９
を介して制御回路２０へ下桁の“ ０００１ ”の４ビ
ット分を供給する。
【００２８】制御回路２０は第１，第２の外部接続端子
１８ａ，１８ｂの状態の切り換えに同期して、読み取っ
た８ビット分の入力データを被設定回路１６のデータ入
力に供給する。
１８ａ，１８ｂの状態の切り換えに同期して、読み取っ
た８ビット分の入力データを被設定回路１６のデータ入
力に供給する。
【００２９】このように（実施の形態１）によると、３
つの外部接続端子１８ａ，１８ｂ，１９を設けることに
よって８ビットの入力データを設定できる。しかも、外
部接続端子１９は被設定回路１６への設定だけに使われ
ている専用端子ではないため、外部接続端子の有効利用
を達成できる。
つの外部接続端子１８ａ，１８ｂ，１９を設けることに
よって８ビットの入力データを設定できる。しかも、外
部接続端子１９は被設定回路１６への設定だけに使われ
ている専用端子ではないため、外部接続端子の有効利用
を達成できる。
【００３０】（実施の形態２）図２は（実施の形態２）
を示す。集積回路２５には、被設定回路２６と８ビット
のＡ／Ｄコンバータ２８が内蔵されており、Ａ／Ｄコン
バータ２８のデジタル出力が被設定回路２６のデータ入
力に接続されている。Ａ／Ｄコンバータ２８のアナログ
入力は集積回路２５の外部接続端子２７に接続されてい
る。
を示す。集積回路２５には、被設定回路２６と８ビット
のＡ／Ｄコンバータ２８が内蔵されており、Ａ／Ｄコン
バータ２８のデジタル出力が被設定回路２６のデータ入
力に接続されている。Ａ／Ｄコンバータ２８のアナログ
入力は集積回路２５の外部接続端子２７に接続されてい
る。
【００３１】集積回路２５の外部において外部接続端子
２７は、ツェナーダイオード２９と抵抗３０とで構成さ
れる定電圧回路の定電圧出力点Ｐに接続されている。こ
の（実施の形態２）では、被設定回路２６に設定しよう
とする８ビットのデータに応じて定電圧出力点Ｐのレベ
ルを設定すると、この定電圧出力点Ｐのレベルが単一の
外部接続端子２７を介して集積回路２５に取り込まれ
て、Ａ／Ｄコンバータ２８において８ビットのデータに
変換されて被設定回路２６のデータ入力に与えられる。
２７は、ツェナーダイオード２９と抵抗３０とで構成さ
れる定電圧回路の定電圧出力点Ｐに接続されている。こ
の（実施の形態２）では、被設定回路２６に設定しよう
とする８ビットのデータに応じて定電圧出力点Ｐのレベ
ルを設定すると、この定電圧出力点Ｐのレベルが単一の
外部接続端子２７を介して集積回路２５に取り込まれ
て、Ａ／Ｄコンバータ２８において８ビットのデータに
変換されて被設定回路２６のデータ入力に与えられる。
【００３２】したがって、被設定回路２６のデータ入力
と外部接続端子２７との間に複数ビットのＡ／Ｄコンバ
ータ２８を設けることによって、単一の外部接続端子２
７によって複数ビットのデータ設定を実現できる。
と外部接続端子２７との間に複数ビットのＡ／Ｄコンバ
ータ２８を設けることによって、単一の外部接続端子２
７によって複数ビットのデータ設定を実現できる。
【００３３】なお、（実施の形態２）において外部接続
端子２７へのデータを作り出す回路としてツェナーダイ
オード２９と抵抗３０を用いたが、抵抗分圧やＤ／Ａコ
ンバータを用いても作り出すことができるのはいうまで
もない。
端子２７へのデータを作り出す回路としてツェナーダイ
オード２９と抵抗３０を用いたが、抵抗分圧やＤ／Ａコ
ンバータを用いても作り出すことができるのはいうまで
もない。
【００３４】（実施の形態３）図３と図４は（実施の形
態３）を示す。集積回路３１には、被設定回路３２と制
御回路３５とが内蔵されており、制御回路３５の８ビッ
トのデジタル出力が被設定回路３２のデータ入力に接続
されている。
態３）を示す。集積回路３１には、被設定回路３２と制
御回路３５とが内蔵されており、制御回路３５の８ビッ
トのデジタル出力が被設定回路３２のデータ入力に接続
されている。
【００３５】制御回路３５の第１，第２の制御信号出力
３５ａ，３５ｂは集積回路３１の第１，第２の外部接続
端子３３，３４に接続されている。制御回路３５の第
１，第２，第３，第４のデータ入力３５ｃ，３５ｄ，３
５ｅ，３６ｆは集積回路３１の第１，第２，第３，第４
の外部接続端子３６，３７，３８，３９に接続されてい
る。
３５ａ，３５ｂは集積回路３１の第１，第２の外部接続
端子３３，３４に接続されている。制御回路３５の第
１，第２，第３，第４のデータ入力３５ｃ，３５ｄ，３
５ｅ，３６ｆは集積回路３１の第１，第２，第３，第４
の外部接続端子３６，３７，３８，３９に接続されてい
る。
【００３６】集積回路３１の外部において第１〜第４の
外部接続端子３６〜３９と基準レベル（論理レベル“
Ｌ ”）の間にはプルダウン抵抗４０，４１，４２，４
３が介装されている。
外部接続端子３６〜３９と基準レベル（論理レベル“
Ｌ ”）の間にはプルダウン抵抗４０，４１，４２，４
３が介装されている。
【００３７】集積回路３１の外部において第１の外部接
続端子３３と第１〜第４の外部接続端子３６〜３９の間
には上桁設定用の第１〜第４の設定スイッチ４４，４
５，４６，４７が介装されている。
続端子３３と第１〜第４の外部接続端子３６〜３９の間
には上桁設定用の第１〜第４の設定スイッチ４４，４
５，４６，４７が介装されている。
【００３８】集積回路３１の外部において第２の外部接
続端子３４と第１〜第４の外部接続端子３６〜３９の間
には下桁設定用の第５〜第８の設定スイッチ４８，４
９，４５０，５１が介装されている。
続端子３４と第１〜第４の外部接続端子３６〜３９の間
には下桁設定用の第５〜第８の設定スイッチ４８，４
９，４５０，５１が介装されている。
【００３９】制御回路３５は次のように構成されてい
る。ここで被設定回路３２に設定しようとする入力デー
タが、上桁から下桁に向かって“ １０１００００１
”の８ビットである場合には、図３に示すように第
１，第３，第８の設定スイッチ４４，４６，５１をメイ
ク状態にセットし、第２，第４，第５，第６，第７の設
定スイッチ４５，４７，４８，４９，５０がブレイク状
態にセットされる。
る。ここで被設定回路３２に設定しようとする入力デー
タが、上桁から下桁に向かって“ １０１００００１
”の８ビットである場合には、図３に示すように第
１，第３，第８の設定スイッチ４４，４６，５１をメイ
ク状態にセットし、第２，第４，第５，第６，第７の設
定スイッチ４５，４７，４８，４９，５０がブレイク状
態にセットされる。
【００４０】制御回路３５は図４に示すように、期間Ｔ
１には第１の外部接続端子３３を論理レベル“ Ｈ ”
にして、第２の外部接続端子３４をハイインピーダンス
（ハイＺ）の状態とし、期間Ｔ１に続く期間Ｔ２には第
１の外部接続端子３３をハイインピーダンス（ハイＺ）
の状態にして、第２の外部接続端子３４を論理レベル
“ Ｈ ”に切り換える。
１には第１の外部接続端子３３を論理レベル“ Ｈ ”
にして、第２の外部接続端子３４をハイインピーダンス
（ハイＺ）の状態とし、期間Ｔ１に続く期間Ｔ２には第
１の外部接続端子３３をハイインピーダンス（ハイＺ）
の状態にして、第２の外部接続端子３４を論理レベル
“ Ｈ ”に切り換える。
【００４１】制御回路３５はこの期間Ｔ１と期間Ｔ２の
切り換えに同期して、期間Ｔ１において第１〜第４の外
部接続端子３６〜３９から読み取った“ １０１０”
を入力データの上桁の４ビット分として記憶し、期間Ｔ
２において第１〜第４の外部接続端子３６〜３９から読
み取った“０００１” を入力データの下桁の４ビット
分として、上桁の４ビット分と下桁の４ビット分との８
ビットの入力データを被設定回路３２のデータ入力に供
給する。
切り換えに同期して、期間Ｔ１において第１〜第４の外
部接続端子３６〜３９から読み取った“ １０１０”
を入力データの上桁の４ビット分として記憶し、期間Ｔ
２において第１〜第４の外部接続端子３６〜３９から読
み取った“０００１” を入力データの下桁の４ビット
分として、上桁の４ビット分と下桁の４ビット分との８
ビットの入力データを被設定回路３２のデータ入力に供
給する。
【００４２】このように（実施の形態３）によると、２
つの設定選択ピン３３，３４と４つの設定ピン３６〜３
９を集積回路３１に外部接続端子として設けることによ
って８ビットの入力データを設定できる。
つの設定選択ピン３３，３４と４つの設定ピン３６〜３
９を集積回路３１に外部接続端子として設けることによ
って８ビットの入力データを設定できる。
【００４３】なお、（実施の形態４）において、外部接
続端子３６〜３９への入力をスイッチ４４〜５１とプル
ダウン抵抗４０〜４３を用いているが、抵抗分圧やＤ／
Ａコンバータ等を用いても作り出すことができるのはい
うまでもない。
続端子３６〜３９への入力をスイッチ４４〜５１とプル
ダウン抵抗４０〜４３を用いているが、抵抗分圧やＤ／
Ａコンバータ等を用いても作り出すことができるのはい
うまでもない。
【００４４】（実施の形態４）図５〜図７は（実施の形
態４）を示す。図５に示すように集積回路５２には、被
設定回路５３と制御回路５６およびレベル検出回路５８
などが内蔵されており、制御回路５６の出力が被設定回
路５３のデータ入力に接続されている。
態４）を示す。図５に示すように集積回路５２には、被
設定回路５３と制御回路５６およびレベル検出回路５８
などが内蔵されており、制御回路５６の出力が被設定回
路５３のデータ入力に接続されている。
【００４５】制御回路５６の第１，第２の制御信号出力
５６ａ，５６ｂは集積回路５２の第１，第２の外部接続
端子５４，５５に接続されている。制御回路５６のデー
タ入力５６ｃにはレベル検出回路５８の判定出力が接続
されている。集積回路５２の第３の外部接続端子５７は
レベル検出回路５８の判定入力５８ａに接続されてい
る。
５６ａ，５６ｂは集積回路５２の第１，第２の外部接続
端子５４，５５に接続されている。制御回路５６のデー
タ入力５６ｃにはレベル検出回路５８の判定出力が接続
されている。集積回路５２の第３の外部接続端子５７は
レベル検出回路５８の判定入力５８ａに接続されてい
る。
【００４６】集積回路５２の外部において第３の外部接
続端子５７と基準レベル（論理レベル“ Ｌ ”）の間
にはプルダウン抵抗５９が介装されている。集積回路５
２の外部において第１の外部接続端子５４と第３の外部
接続端子５７の間には抵抗６０が介装されている。集積
回路５２の外部において第２の外部接続端子５５と第３
の外部接続端子５７の間には抵抗６１が介装されてい
る。
続端子５７と基準レベル（論理レベル“ Ｌ ”）の間
にはプルダウン抵抗５９が介装されている。集積回路５
２の外部において第１の外部接続端子５４と第３の外部
接続端子５７の間には抵抗６０が介装されている。集積
回路５２の外部において第２の外部接続端子５５と第３
の外部接続端子５７の間には抵抗６１が介装されてい
る。
【００４７】レベル検出回路５８は図６に示すように構
成されている。このレベル検出回路５８は、３つの異な
るスレッシュホールドレベルをもつ素子を並べて構成さ
れている。素子６２，６３，６４のそれぞれのスレッシ
ュホールドレベルは 0.75・Ｖｃｃ， 0.5・Ｖｃｃ，
0.25・Ｖｃｃ に設定されている。６５，６６，６７
は２ビット化するための論理素子である。
成されている。このレベル検出回路５８は、３つの異な
るスレッシュホールドレベルをもつ素子を並べて構成さ
れている。素子６２，６３，６４のそれぞれのスレッシ
ュホールドレベルは 0.75・Ｖｃｃ， 0.5・Ｖｃｃ，
0.25・Ｖｃｃ に設定されている。６５，６６，６７
は２ビット化するための論理素子である。
【００４８】レベル検出回路５８の出力６８は、Ａ／Ｄ
変換後の上位ビットデータである。６９はＡ／Ｄ変換後
の下位ビットデータである。制御回路３５とは次のよう
に構成されている。
変換後の上位ビットデータである。６９はＡ／Ｄ変換後
の下位ビットデータである。制御回路３５とは次のよう
に構成されている。
【００４９】ここで被設定回路５３に設定しようとする
入力データが、上桁から下桁に向かって“ ０１１１
”の４ビットである場合には、抵抗６０はプルダウン
抵抗５９の１．７倍の抵抗値に設定し、抵抗６１はプル
ダウン抵抗５９の 0.14倍の抵抗値に設定される。
入力データが、上桁から下桁に向かって“ ０１１１
”の４ビットである場合には、抵抗６０はプルダウン
抵抗５９の１．７倍の抵抗値に設定し、抵抗６１はプル
ダウン抵抗５９の 0.14倍の抵抗値に設定される。
【００５０】制御回路５６は図７に示すように、期間Ｔ
１には第１の外部接続端子５４を論理レベル“ Ｈ ”
にして、第２の外部接続端子５５をハイインピーダンス
（ハイＺ）の状態とし、期間Ｔ１に続く期間Ｔ２には第
１の外部接続端子５４をハイインピーダンス（ハイＺ）
の状態にして、第２の外部接続端子５５を論理レベル
“ Ｈ ”に切り換える。
１には第１の外部接続端子５４を論理レベル“ Ｈ ”
にして、第２の外部接続端子５５をハイインピーダンス
（ハイＺ）の状態とし、期間Ｔ１に続く期間Ｔ２には第
１の外部接続端子５４をハイインピーダンス（ハイＺ）
の状態にして、第２の外部接続端子５５を論理レベル
“ Ｈ ”に切り換える。
【００５１】制御回路５６はこの期間Ｔ１と期間Ｔ２の
切り換えに同期して、期間Ｔ１においてレベル検出回路
５８から読み取った入力データの上桁の２ビット分とし
て記憶し、期間Ｔ２においてレベル検出回路５８から読
み取った入力データの下桁の２ビット分として、上桁の
２ビット分と下桁の２ビット分との４ビットの入力デー
タを被設定回路５３のデータ入力に供給する。
切り換えに同期して、期間Ｔ１においてレベル検出回路
５８から読み取った入力データの上桁の２ビット分とし
て記憶し、期間Ｔ２においてレベル検出回路５８から読
み取った入力データの下桁の２ビット分として、上桁の
２ビット分と下桁の２ビット分との４ビットの入力デー
タを被設定回路５３のデータ入力に供給する。
【００５２】ここでは期間Ｔ１に第３の外部接続端子５
７が 0.37・Ｖｃｃになってレベル検出回路５８の出力
６８，６９は、“０１”となり、期間Ｔ２に第３の外部
接続端子５７が 0.87・Ｖｃｃになってレベル検出回路
５８の出力６８，６９は、“１”となり、制御回路５６
を介して被設定回路５３に上桁から下桁に向かって“０
１１１ ”の４ビットが設定される。
７が 0.37・Ｖｃｃになってレベル検出回路５８の出力
６８，６９は、“０１”となり、期間Ｔ２に第３の外部
接続端子５７が 0.87・Ｖｃｃになってレベル検出回路
５８の出力６８，６９は、“１”となり、制御回路５６
を介して被設定回路５３に上桁から下桁に向かって“０
１１１ ”の４ビットが設定される。
【００５３】このように（実施の形態４）によると、２
つの外部接続端子５４，５５と１つの外部接続端子５７
を集積回路５２に外部接続端子として設けることによっ
て４ビットの入力データを設定できる。
つの外部接続端子５４，５５と１つの外部接続端子５７
を集積回路５２に外部接続端子として設けることによっ
て４ビットの入力データを設定できる。
【００５４】なお、（実施の形態４）において、レベル
検出回路５８としてスレッシュホールドレベルの異なる
素子６２，６３，６４を用いたが、Ａ／Ｄコンバータ等
をもちいても同様であることはいうまでもない。設定ピ
ン５７への電圧を作り出す回路として抵抗５９，６０，
６１を用いたが、Ｄ／Ａコンバータ等を用いても作り出
すことができるのはいうまでもない。レベル検出回路５
８として２ビットの検出回路をもちいたが、４ビットや
８ビットなどのレベル検出回路をもちいることができる
のはいうまでもない。
検出回路５８としてスレッシュホールドレベルの異なる
素子６２，６３，６４を用いたが、Ａ／Ｄコンバータ等
をもちいても同様であることはいうまでもない。設定ピ
ン５７への電圧を作り出す回路として抵抗５９，６０，
６１を用いたが、Ｄ／Ａコンバータ等を用いても作り出
すことができるのはいうまでもない。レベル検出回路５
８として２ビットの検出回路をもちいたが、４ビットや
８ビットなどのレベル検出回路をもちいることができる
のはいうまでもない。
【００５５】上記の（実施の形態１）（実施の形態３）
（実施の形態４）では、被設定回路への設定に際して外
部に接続された２本の制御信号の状態を切り換えて設定
データを要求し、これに同期して設定データを読み込ん
で１つの被設定回路への設定を実行したが、設定データ
を外部に要求する制御信号の本数は１本または３本以上
のであってもよい。
（実施の形態４）では、被設定回路への設定に際して外
部に接続された２本の制御信号の状態を切り換えて設定
データを要求し、これに同期して設定データを読み込ん
で１つの被設定回路への設定を実行したが、設定データ
を外部に要求する制御信号の本数は１本または３本以上
のであってもよい。
【００５６】上記の各実施の形態において、１つの被設
定回路への設定を例に挙げて説明したが、複数の被設定
回路への設定を同様に実施することができる。具体的に
は、上桁の４ビットと下桁の４ビットととして説明して
いた部分を、別々の被設定回路に４ビットづつ割り当て
ることによって実現できる。
定回路への設定を例に挙げて説明したが、複数の被設定
回路への設定を同様に実施することができる。具体的に
は、上桁の４ビットと下桁の４ビットととして説明して
いた部分を、別々の被設定回路に４ビットづつ割り当て
ることによって実現できる。
【００５７】
【発明の効果】以上のように本発明によると、時分割ま
たは電圧分割された信号を扱える制御回路を用いること
により、多数のデータを少数の設定ピンをもちいて設定
する機能を、安価に実現することのできる優れた集積回
路を実現できる。
たは電圧分割された信号を扱える制御回路を用いること
により、多数のデータを少数の設定ピンをもちいて設定
する機能を、安価に実現することのできる優れた集積回
路を実現できる。
【図１】本発明の実施の形態１の集積回路と外部接続回
路の構成図
路の構成図
【図２】本発明の実施の形態２の集積回路と外部接続回
路の構成図
路の構成図
【図３】本発明の実施の形態３の集積回路と外部接続回
路の構成図
路の構成図
【図４】同実施の形態のタイミングチャート図
【図５】本発明の実施の形態４の集積回路と外部接続回
路の構成図
路の構成図
【図６】同実施の形態のレベル検出回路の構成図
【図７】同実施の形態のタイミングチャート図
【図８】従来の集積回路と外部接続回路の構成図
【図９】別の従来例の構成図
【図１０】図９に示す従来例のタイミングチャート図
１５ 集積回路 １６ 被設定回路（第１の回路） １７ 処理回路（第２の回路） １８ａ，１８ｂ 第１，第２の外部接続端子 １９ 第３の外部接続端子 ２０ 制御回路 ２１ａ，２１ｂ 制御信号入力 ２１ｃ データ出力 ２２ａ，２２ｂ 制御信号入力 ２２ｃ 情報ライン ２５ 集積回路 ２６ 被設定回路 ２８ Ａ／Ｄコンバータ ２７ 外部接続端子 ３１ 集積回路 ３２ 被設定回路 ３３，３４ 第１，第２の外部接続端子 ３５ 制御回路 ３５ａ，３５ｂ 第１，第２の制御信号出力 ３５ｃ，３５ｄ，３５ｅ，３６ｆ 第１，第２，第
３，第４のデータ入力 ３６，３７，３８，３９ 第１，第２，第３，第４の
外部接続端子 ５２ 集積回路 ５３ 被設定回路 ５６ 制御回路 ５８ レベル検出回路
３，第４のデータ入力 ３６，３７，３８，３９ 第１，第２，第３，第４の
外部接続端子 ５２ 集積回路 ５３ 被設定回路 ５６ 制御回路 ５８ レベル検出回路
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｍ 1/00
Claims (6)
- 【請求項１】外部からのデータ設定を必要とする第１の
回路と設定データとは別の情報を外部の回路と授受する
第２の回路を内蔵した集積回路であって、第１，第２の
回路と外部接続端子群との間に介装された制御回路を設
け、 この制御回路を、 第１の回路へのデータ設定時に前記外部接続端子群のう
ちの少なくとも１つの端子のレベルを第１の回路へのデ
ータの取り込み期間でない期間とは別のレベルに変更
し、前記外部接続端子群のうちの第２の回路が外部と情
報の授受に使用する端子から読み込んだデータを第１の
回路のデータ入力に供給するよう構成した設定機能付き
集積回路。 - 【請求項２】外部からのデータ設定を必要とする被設定
回路を内蔵した集積回路であって、 被設定回路のデータ入力と外部接続端子との間にアナロ
グ・デジタル変換器を設け、 外部接続端子に前記アナログ・デジタル変換器のアナロ
グ入力を接続し、前記アナログ・デジタル変換器のデジ
タル出力を被設定回路のデータ入力に接続した設定機能
付き集積回路。 - 【請求項３】外部からのデータ設定を必要とする被設定
回路を内蔵した集積回路であって、 被設定回路と外部接続端子群との間に介装された制御回
路を設け、 この制御回路を、 被設定回路へのデータ設定時に前記外部接続端子群のう
ちの特定の端子のレベルを被設定回路へのデータの取り
込み期間でない期間とは別のレベルに変更し、前記デー
タ設定時に外部接続端子群のうちの前記特定の端子とは
別の端子から読み込んだデータを被設定回路のデータ入
力に供給するよう構成した設定機能付き集積回路。 - 【請求項４】外部からのデータ設定を必要とする被設定
回路を内蔵した集積回路であって、 被設定回路と外部接続端子群との間に介装された制御回
路を設け、 この制御回路を、 被設定回路へのデータ設定時に前記外部接続端子群のう
ちの複数の端子のレベルを被設定回路へのデータの取り
込み期間でない期間とは別のレベルに時間とともに変更
し、前記データ設定時に前記レベルの変更に同期して前
記外部接続端子群のうちの別の端子から複数回の読み取
りを実行して、読み取った複数のデータを設定データと
して被設定回路のデータ入力に供給するよう構成した設
定機能付き集積回路。 - 【請求項５】外部からのデータ設定を必要とする被設定
回路を内蔵した集積回路であって、 被設定回路と外部接続端子群との間に介装された制御回
路を設け、 被設定回路へのデータ設定時に外部接続端子群のうち前
記制御回路によってレベルが変更される制御端子とは別
のデータ入力端子に入力側が接続されて入力レベルを判
定して複数ビットのデータに変換するレベル検出回路を
設け、 前記制御回路を、 被設定回路へのデータ設定時に前記外部接続端子群のう
ちの前記制御端子のレベルを被設定回路へのデータの取
り込み期間でない期間とは別のレベルに変更し、前記デ
ータ入力端子から読み込んだデータを被設定回路のデー
タ入力に供給するよう構成した設定機能付き集積回路。 - 【請求項６】外部からのデータ設定を必要とする被設定
回路を内蔵した集積回路であって、 被設定回路と外部接続端子群との間に介装された制御回
路を設け、 被設定回路へのデータ設定時に外部接続端子群のうちの
前記制御回路によってレベルが変更される制御端子とは
別のデータ入力端子に入力側が接続されて入力レベルを
判定して複数ビットのデータに変換するレベル検出回路
を設け、 前記制御回路を、 被設定回路へのデータ設定時に前記外部接続端子群のう
ちの複数の前記制御端子のレベルを被設定回路へのデー
タの取り込み期間でない期間とは別のレベルに時間とと
もに変更し、前記データ設定時に前記レベルの変更に同
期して前記レベル検出回路の出力の複数回の読み取りを
実行して、読み取った複数のデータを設定データとして
被設定回路のデータ入力に供給するよう構成した設定機
能付き集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087841A JPH11288330A (ja) | 1998-04-01 | 1998-04-01 | 設定機能付き集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087841A JPH11288330A (ja) | 1998-04-01 | 1998-04-01 | 設定機能付き集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11288330A true JPH11288330A (ja) | 1999-10-19 |
Family
ID=13926141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10087841A Pending JPH11288330A (ja) | 1998-04-01 | 1998-04-01 | 設定機能付き集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11288330A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159047A (ja) * | 2007-12-25 | 2009-07-16 | Panasonic Electric Works Co Ltd | モジュール回路 |
| US7899963B2 (en) | 2004-07-26 | 2011-03-01 | Robert Bosch Gmbh | Method and apparatus for allocating inputs in microcontrollers, and corresponding microcontroller |
| JP2014163781A (ja) * | 2013-02-25 | 2014-09-08 | Denso Corp | センサ装置 |
-
1998
- 1998-04-01 JP JP10087841A patent/JPH11288330A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7899963B2 (en) | 2004-07-26 | 2011-03-01 | Robert Bosch Gmbh | Method and apparatus for allocating inputs in microcontrollers, and corresponding microcontroller |
| JP2009159047A (ja) * | 2007-12-25 | 2009-07-16 | Panasonic Electric Works Co Ltd | モジュール回路 |
| JP2014163781A (ja) * | 2013-02-25 | 2014-09-08 | Denso Corp | センサ装置 |
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