JPH0731633Y2 - ２ライン・シリアル／パラレル変換器 - Google Patents

Description

【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、シアリルデータをパラレルデータに変換する
シリアル／パラレル変換器に係り、特に外部からコント
ロール信号を受けずに変換する２ライン・シリアル／パ
ラレル変換器に関する。

〈従来の技術〉 第５図は従来のシリアル／パラレル変換器の構成を示す
構成図である。

SFRはシフトレジスタであり、シリアルのデータDATAと
クロック信号CLKとがデータラインl₁、クロックラインl
₂を介して入力されている。クロック信号CLKにともなっ
てシリアルに入力されたデータDATAは次々にシフトレジ
スタSFRを構成する各要素レジスタに格納される。

格納された各データDATAはストローブラインl₃を介して
入力されたストローブ信号〈STRB〉（〈STRB〉はSTRBの
反転を示す）に制御されてラッチLATに格納される。ラ
ッチLATの各桁からはシリアルのデータDATAが、例えば
８ビットのシリアル／パラレル変換器の場合にはパラレ
ルデータQ₁、〜Q₈（８ビットの場合）として出力され
る。

この様なシリアル／パラレル変換器は、例えばCMOS LOG
IC ICとして市販されている。

〈考案が解決しようとする課題〉 しかしながら、以上のような従来のシリアル／パラレル
変換器はデータDATA伝送用の信号線、クロック信号CLK
用の信号線の他に少なくともストローブ信号〈STRB〉な
どのコントロール信号を伝送する信号線の３本が必要と
なる。さらに、これ等のコントロール信号の制御にはシ
リアルのクロック信号とシリアルのデータのタイミング
を合わせなければならない面倒がある。

〈課題を解決するための手段〉 本考案は、以上のような課題を解決するために、シリア
ルデータとこのシリアルデータが送出されている時間に
対応する時間情報を含むクロック信号が入力されこのク
ロック信号にしたがってシリアルデータをパラレルデー
タに変換するシフトレジスタと、このシフトレジスタの
内容をストローブ信号によりラッチするラッチ手段と、
電源電圧が抵抗とコンデンサの直列回路を介して印加さ
れこの抵抗とコンデンサとの接続点に先のクロック信号
がダイオードを介して入力され先の接続点から次のスト
ローブ信号を出力するストローブ信号発生手段とを有す
るようにしたものである。

〈作用〉 伝送されてきたクロック信号によりストローブ信号発生
手段のコンデンサに蓄積された電荷を放電してここでク
ロック信号に同期したローレベルのストローブ信号を作
りこれを用いてラッチ手段に格納されたデータを更新す
る。

〈実施例〉 以下、図を用いて本考案の実施例について説明する。第
１図は本考案の１実施例の構成を示す構成図である。な
お、第５図に示すシリアル／パラレル変換器と同一の機
能を有する部分には同一の符号を付して適宜にその説明
を省略する。

第５図に示す構成と異なるのは、ストローブ信号発生回
路SGCが結合され、ストローブラインl₃が不要とされて
いる点である。

この構成ではクロックラインl₂から取り込まれたシリア
ルのクロック信号CLKに同期してストローブ信号発生器S
GCでストローブ信号〈STRB′〉を発生させ、これを用い
てシフトレジスタSFRからラッチLATへのデータの読込
み、更新を制御する。

ストローブ信号発生器SGCの具体的な構成は第２図に示
されている。

電源V_ccと回路の共通電位点COMとの間には抵抗Ｒとコン
デンサＣとの直列回路が接続されている。この抵抗Ｒと
コンデンサＣとの接続点CPにはこの接続点CP側をアノー
ドとするダイオードＤが接続され、このダイオードＤの
カソード側にクロックラインl₂から取り込んだクロック
信号CLKが印加されている。

さらに、ストローブ信号〈STRB′〉はこの接続点CPから
導出されラッチLATに印加されている。

第３図は第２図に示すストローブ信号発生器SGCの動作
を示す波形図である。

シリアルのクロック信号CLK（第３図（イ））がハイレ
ベル“H"からローレベル“L"になるとコンデンサＣに充
電されている電荷はコンデンサＣ、ダイオードＤを介し
て放電されるので、ストローブ信号〈STRB′〉はローレ
ベル“L"になる（第３図（ロ））。

次に、クロック信号CLK（第３図（イ））がローレベル
“L"からハイレベル“H"になるとコンデンサＣはクロッ
ク信号CLKにより充電されるが、これは第３図（ロ）に
示すようにハイレベル“H"にまで到達せず、依然として
ローレベル“L"を維持している。

ストローブ信号発生器SGCは以上の動作を繰り返すの
で、ストローブ信号発生器SGCはシリアルのクロック信
号CLKに同期しかつこの信号が存在する間はローレベル
“L"のストローブ信号〈STRB′〉を出し続ける。

次に、第４図に示す波形図を用いて第１図に示す実施例
の動作について説明する。

クロックラインl₂を介して伝送されたクロック信号CLK
（第４図（イ））に同期してデータラインl₁からデータ
DATA（第４図（イ））がシフトレジスタSFRに伝送され
そのメモリにデータDATAが次々に格納される。第４図で
はこのデータを00101001として例示してある。

一方、クロック信号CLKを用いてストローブ信号発生器S
GCでこのクロック信号CLKに同期しかつこの信号が存在
する間ストローブ信号〈STRB′〉（第４図（ハ））を出
す。このクロック信号CLK、つまりデータDATAの入力開
始によって旧データはラッチされ、クロック信号CLKの
入力終了の後、ストローブ信号〈STRB′〉が時定数τ＝
CRで立ち上がり、ラッチLATのスレッシュホールドレベ
ルに対応する時点Ａ（第４図（ハ）で新データに更新さ
れる（第４図（ニ）〜（ル））。

〈考案の効果〉 以上、説明したように本考案によれば、タイミング等を
考慮したコントロール信号を一切使用せずにシリアルの
クロック信号及びシリアルのデータのみで２ラインのシ
リアル／パラレル変換器を実現することができる。

【図面の簡単な説明】

第１図は本考案の１実施例の構成を示すブロック図、第
２図は第１図に示す実施例の要部の構成を示す回路図、
第３図は第２図に示す回路の動作を説明する波形図、第
４図は第１図に示す実施例の動作を説明する全体の波形
図、第５図は従来のシリアル／パラレル変換器の構成を
示すブロック図である。 SFR……シフトレジスタ、LAT……ラッチ、SGC……スト
ローブ信号発生器、DATA……データ、CLK……クロック
信号、〈STRB〉、〈STRB′〉……ストローブ信号。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】シリアルデータとこのシリアルデータが送
   出されている時間に対応する時間情報を含むクロック信
   号が入力されこのクロック信号にしたがってシリアルデ
   ータをパラレルデータに変換するシフトレジスタと、こ
   のシフトレジスタの内容をストローブ信号によりラッチ
   するラッチ手段と、電源電圧が抵抗とコンデンサの直列
   回路を介して印加されこの抵抗とコンデンサとの接続点
   に前記クロック信号がダイオードを介して入力され前記
   接続点から次のストローブ信号を出力するストローブ信
   号発生手段とを有することを特徴とする２ライン・シリ
   アル／パラレル変換器。