JP2002009799A - マスタデバイス、スレーブデバイス、およびマスタ・スレーブシステム - Google Patents

Abstract

(57)【要約】 【課題】 信号線の本数を増やさずに、複数のスレーブ
デバイスとの高速アクセスを可能とするマスタデバイ
ス、複数のマスタデバイスとの高速アクセスを可能とす
るスレーブデバイス、および複数のマスタデバイスと複
数のスレーブデバイスと間での高速アクセスを可能とす
るマスタ・スレーブシステムを提供すること。 【解決手段】 Ｎ本（Ｎ≧３、Ｎ：自然数）の信号線に
よって構成される通信線を介して通信するマスタデバイ
スとスレーブデバイスであって、マスタデバイスは、通
信線の状態を監視してその状態を折り返し読みこむため
の手段を備え、通信線を使用しようとする旨の要求を通
信線に接続された他のマスタデバイスと間で相互に通知
し、スレーブデバイスは、マスタデバイスと通信するた
めの選択信号、タイミング信号および制御信号を生成す
るための手段を備え、生成手段により生成された選択信
号等を、Ｎ本の信号線のうち（Ｎ−１）本を用いてマス
タデバイスと通信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ、コンピュータなどの外部記憶装置などへのアクセス
方式に関し、特に、１つのマスタデバイスと複数のスレ
ーブデバイスとの間、複数のマスタデバイスと１つのス
レーブデバイスとの間、および複数のマスタデバイスと
複数のスレーブデバイスとの間で選択的に行なわれる通
信制御に関する。

【０００２】

【従来の技術】従来、少ない接続信号線数で記憶素子な
どをアクセスする方法として、マスタデバイスとスレー
ブデバイスとの間で双方向にデータ信号をシリアル伝送
するデータ信号線と、マスタデバイスからスレーブデバ
イスに対してアクセスを制御するためのタイミング信号
を伝送するクロック信号線と、マスタデバイスからスレ
ーブデバイスに対して選択信号を伝送する選択信号線と
の３本の信号線を介して伝送制御するシリアルバス方法
が存在した。これを従来例１とする。

【０００３】図６は、従来例１のシリアルバス方法を説
明するための図である。図６において、マスタデバイス
６４とスレーブデバイス６５は、データ信号線６１とク
ロック信号線６２と選択信号線６３との３本の信号線に
より構成される通信線（シリアルバス）６０を介して接
続している。

【０００４】このような構成において、例えば、データ
の読み出しを行う場合は、マスタデバイス６４がスレー
ブデバイス６５へアドレス情報を伝送すると、アドレス
情報を受信したスレーブデバイス６５が指定されたアド
レスからデータを読み出し、アドレス情報を受信してか
ら固定時間（例えば８クロック）後に読み出したデータ
をマスタデバイス６４に送信する。

【０００５】また、データの書き込みを行う場合は、マ
スタデバイス６４がスレーブデバイス６５へアドレス情
報とデータ情報とを伝送すると、これらを受信したスレ
ーブデバイス６５が受信したアドレス情報により指定さ
れたアドレスに受信したデータを書き込む。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ような構成は、１つのマスタデバイスと１つのスレーブ
デバイスとでデータ通信を行うことが前提であったた
め、例えば、１つのマスタデバイスと複数のスレーブデ
バイスとでデータ通信を行う場合は、通信線を構成する
選択信号線の数をスレーブデバイスの数と同数に増やさ
なければならないという問題があった。

【０００７】図７は、１つのマスタデバイスと２つのス
レーブデバイスとが通信線により接続された場合の従来
例を示す図である。図７において、１つのマスタデバイ
ス７５と２つのスレーブデバイス７６、７７は、データ
信号線７１とクロック信号線７２と第１の選択信号線７
３と第２の選択信号線７４との４本の信号線により構成
される通信線７０を介して接続している。

【０００８】このような構成において、マスタデバイス
７５とスレーブデバイス７６とがデータ通信を行う場合
は、通信線７０を構成する信号線のうち、データ信号線
７１とクロック信号線７２と第１の選択信号線７３との
３本の信号線によりデータ通信が行われ、マスタデバイ
ス７５とスレーブデバイス７７とがデータ通信を行う場
合は、通信線７０を構成する信号線のうち、データ信号
線７１とクロック信号線７２と第２の選択信号線７４と
の３本の信号線によりデータ通信が行われる。

【０００９】すなわち、１つのマスタデバイスと２つの
スレーブデバイスとが接続される場合は、データ信号線
とクロック信号線が１本ずつと、２本の選択信号線との
４本の信号線により構成される通信線が必要になる。

【００１０】また、複数のマスタデバイスと１つのスレ
ーブデバイスとでデータ通信を行う場合も同様の問題が
あった。これを解決するために、別の従来例として２線
式の方法がある。これを従来例２とする。

【００１１】マスタデバイスとスレーブデバイスとの間
で双方向にスレーブアドレスを含めたデータ信号をシリ
アル伝送するデータ信号線と、マスタデバイスからスレ
ーブデバイスに対してアクセスを制御するためのタイミ
ング信号を伝送するクロック信号線との２本の信号線を
介して、伝送制御するシリアルバス方法が存在した。

【００１２】スレーブデバイスは、個々にアドレスを保
持しており、データ信号線のスレーブアドレスが一致し
た時に選択される様にする事により、複数のスレーブに
アクセスできる事を可能としている。また、信号線をＷ
ＩＲＥＤ−ＯＲとし、同時に複数のマスタがシリアルバ
スにアクセスした場合には、データ信号線を先にＬＯＷ
にしたマスタがバスを取得する事で、複数のマスタ間の
調停を可能としている。

【００１３】しかしながら、従来例２は、信号線を伝送
する信号の立ち上がりおよび立ち下がりスピードがある
値以上必要なため、バスの容量がある値以下にする必要
があるため、原理的に、従来例１と比較してその最高伝
送速度は１／１０程度となっている。また、スレーブお
よびマスタの数が増加すると、その入出力容量が増加す
るため、更に信号伝送速度に制約がでるという問題点が
あるため、マスタおよびスレーブの数を制限する必要が
あった。

【００１４】また、２本で信号を伝送する事から、従来
例１と比較して、その処理が複雑となり、マスタ側での
処理が複雑となる問題点も存在する。また、市販のシリ
アルメモリーの主流は従来例１の方法であり、入手性・
コスト等を勘案すると不利という問題点があった。

【００１５】本発明の目的は、信号線の本数を増やさず
に、高速に複数のスレーブデバイスとのアクセスを可能
とするマスタデバイス、高速に複数のマスタデバイスと
のアクセスを可能とするスレーブデバイス、および高速
に複数のマスタデバイスと複数のスレーブデバイスとの
間のアクセスを可能とするマスタ・スレーブシステムを
提供することである。

【００１６】

【課題を解決するための手段】本発明は、上記課題を解
決するため、下記のような構成を採用した。すなわち、
本発明の一態様によれば、本発明のマスタデバイスは、
Ｎ本（Ｎ≧３、Ｎ：自然数）の信号線によって構成され
る通信線に接続されたスレーブデバイスと通信するマス
タデバイスであって、上記通信線の状態を監視して上記
状態を折り返して読み込むための折り返し読込み手段を
備え、上記通信線を使用しようとする旨の要求を上記通
信線に接続された他のマスタデバイスと間で相互に通知
することを特徴とする。

【００１７】また、本発明の一態様によれば、本発明の
マスタデバイスは、Ｎ本（Ｎ≧３、Ｎ：自然数）の信号
線によって構成される通信線に接続されたスレーブデバ
イスと通信するマスタデバイスであって、上記通信線の
状態を監視して上記状態を折り返して読み込むための折
り返し読込み手段を備え、（Ｎ−１）本の信号線に送出
する信号を、通信するスレーブ毎に入れ替えることを特
徴とする。

【００１８】上記折返し読込み手段が上記通信線の状態
を監視して上記状態を折り返し読むことにより、上記マ
スタデバイスおよび上記他のマスタデバイスとから上記
通信線を使用する旨の要求が２つ（複数）あることを互
いに通知するので、２つ（複数）のマスターデバイスが
１つのスレーブデバイスと通信することが可能となる。

【００１９】また、本発明の一態様によれば、本発明の
スレーブデバイスは、Ｎ本（Ｎ≧３、Ｎ：自然数）の信
号線によって構成される通信線に接続されたマスタデバ
イスと通信するスレーブデバイスであって、データを記
憶するためのシリアルメモリを備え、シリアルメモリの
選択信号・タイミング信号およびデータ信号、あるいは
タイミング信号およびデータ信号を、上記マスタデバイ
スからの制御信号をもとに生成するための制御信号生成
手段を備えたことを特徴とする。

【００２０】スレーブデバイスを制御する制御信号を生
成する手段は各スレーブデバイス毎に通信線の異なる条
件により、アクセスに必要な選択信号、タイミング信号
などを生成するので、通信線に接続された１つのマスタ
デバイスと２つ（複数）のスレーブデバイスとが通信す
ることが可能となる。

【００２１】また、本発明の一態様によれば、本発明の
マスタ・スレーブシステムは、Ｎ本（Ｎ≧３、Ｎ：自然
数）の信号線によって構成される通信線に接続された
（Ｎ−１）個以下のマスタデバイスと（Ｎ−１）！個以
下のスレーブデバイスとを備えるマスタ・スレーブシス
テムであって、Ｎ本の通信線のうち、（Ｎ−１）本の通
信線をスレーブデバイス毎に接続を入れ替えることを特
徴とする。

【００２２】また、本発明の一態様によれば、本発明の
マスタ・スレーブシステムは、Ｎ本（Ｎ≧３、Ｎ：自然
数）の信号線によって構成される通信線に接続された
（Ｎ−１）個以下のマスタデバイスと（Ｎ−１）！個以
下のスレーブデバイスとを備えるマスタ・スレーブシス
テムであって、シリアルメモリと通信するためのビット
パターンの前後に、一定のビットパターンを追加したビ
ットパターンをマスタデバイスからＮ本の通信線に送出
することを特徴とする。

【００２３】また、好適には、本発明のマスタデバイス
は、通信線を使用しようとする旨の要求を通信線に接続
された他のマスタデバイスとの間で相互に通知すること
が望ましい。

【００２４】また、好適には、本発明のマスタ・スレー
ブシステムは、スレーブデバイスが上述のスレーブデバ
イスであることが望ましい。また、好適には、本発明の
スレーブデバイスまたはマスタ・スレーブシステムは、
上記制御信号生成手段がフリップフロップであることが
望ましい。

【００２５】また、好適には、本発明のマスタ・スレー
ブシステムは、マスタデバイスが上述のマスタデバイス
であることが望ましい。また、好適には、本発明のマス
タデバイス、スレーブデバイス、若しくはマスタ・スレ
ーブシステムは、上記Ｎ本の信号線が、１本のデータ信
号線と（Ｎ−１）本の制御信号線であることが望まし
い。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら詳細に説明する。図１は、本発明の全
体構成を示す図である。

【００２７】図１において、２つのマスタデバイス２
１、２２と２つのスレーブデバイス３１、３２は、デー
タ信号線１１と第１の制御信号線１２と第２の制御信号
線１３との３本の信号線により構成される通信線１０を
介して接続している。

【００２８】マスタデバイス２１、２２は、通信線１０
の状態を監視して上記状態を折り返し読みこむための折
返し読込み手段を有し、通信線１０を使用しようとする
旨の要求をマスタデバイス２１、２１間で相互に通知す
る。

【００２９】また、スレーブデバイス３１、３２は、制
御信号を生成するための制御信号生成手段を有し、アク
セスに必要な選択信号、タイミング信号などを生成す
る。図１中の第１の制御信号線１２と第２の制御信号線
１３との接続が、スレーブデバイス３１とスレーブデバ
イス３２とで入れ替わっている。

【００３０】図２は、本発明が適用されるマスタデバイ
スの回路構成例を示す図である。図２において、マスタ
デバイスは、データ信号線１１に接続しているポートＰ
Ｂ０、ＰＢ１と第１の制御信号線１２に接続しているポ
ートＰＢ２、ＰＢ３と第２の制御信号線１３に接続して
いるポートＰＢ４、ＰＢ５との６つのポートを備えたＩ
／Ｏポート２３と、ＭＰＵ（マイクロプロセッサユニッ
ト）２５と、データバス２４とを備えている。

【００３１】ＭＰＵ２５は、データバス２４を介してＩ
／Ｏポート２３に接続され、Ｉ／Ｏポート２３に対して
データをライトし、通信線１０上のデータ信号線１１、
第１の制御信号線１２、および第２の制御信号線１３を
有効にする。なお、図中のＲＥＳＥＴｎは、電源投入時
などにバスに対して信号が誤出力されるのを防ぐための
ものである。

【００３２】図３は、本発明が適用されるスレーブデバ
イスの回路構成例を示す図である。図３において、スレ
ーブデバイスは、データ信号線１１に接続しているデー
タ出力端子（ＤＯ）、データ入力端子（ＤＩ）と、第１
の制御信号線１２および第２の制御信号線１３に接続し
ているクロック入力端子（ＳＫ）、セレクト入力端子
（ＣＳ）とを備えたシリアルメモリ３４と、フリップフ
ロップ３３とを備えている。

【００３３】そして、通信線１０を介してマスタデバイ
スからのアクセスにより、シリアルメモリ３４への入出
力信号が制御される。また、別のスレーブデバイスは、
図３に示したスレーブデバイスと同様に、データ信号線
１１に接続しているデータ出力端子（ＤＯ）、データ入
力端子（ＤＩ）と、第１の制御信号線１２および第２の
制御信号線１３に接続しているクロック入力端子（Ｓ
Ｋ）、セレクト入力端子（ＣＳ）とを備えたシリアルメ
モリ３４と、フリップフロップ３３とを備えているが、
図３中の第１の制御信号線１２と第２の制御信号線１３
との位置が通信線１０上で入れ替わっている。

【００３４】すなわち、図３に示したスレーブデバイス
と上記別のスレーブデバイスとにおいては、通信線１０
を介して接続されたマスタデバイスで第１の制御信号線
１２と第２の制御信号線１３のドライブ条件を入れ替え
ることで、図３に示したスレーブデバイスのアクセスと
上記別のスレーブデバイスのアクセスとを選択すること
ができる。

【００３５】シリアルメモリ３４と通信線１０との間に
存在する制御信号生成部により、バス上の容量がシリア
ルメモリには影響せず、制御信号生成部の回路容量だけ
が影響するため、スレーブおよびマスタの数による通信
線の容量の増加により伝送速度の影響は受けない。

【００３６】なお、図中のＲＥＳＥＴｘは、電源投入時
などにバスに対して信号が誤出力されるのを防ぐための
ものである。図４は、図１に示した２つのスレーブデバ
イス３１、３２へのアクセスのタイミングを説明するた
めのタイミングチャートである。

【００３７】マスタデバイス（例えば、図１に示したマ
スタデバイス２１）がスレーブデバイス３１を選択する
場合、時刻ｔ１において、Ｉ／Ｏポート２３のポートＰ
Ｂ３に“１" をセットすることで、第２の制御信号線１
３がオンされる。

【００３８】次に、時刻ｔ２において、Ｉ／Ｏポート２
３のポートＰＢ５に“１" をセットすることで、第１の
制御信号線１２がオンされる。そして、時刻ｔ３におい
て、Ｉ／Ｏポート２３のポートＰＢ５に“０" をセット
することで第１の制御信号線１２をオフされると、選択
するスレーブデバイス３１内のシリアルメモリ３４のセ
レクト入力端子（ＣＳ）がオンとなる。

【００３９】以降は、Ｉ／Ｏポート２３のＰＢ５に
“１" 、“０" を書込むことでシリアルメモリ３４のク
ロック入力が与えられ、これと同時に必要なデータをＩ
／Ｏポート２３のポートＰＢ０／ＰＢ１からリード／ラ
イトすることで、マスタデバイス２１内のＭＰＵ２５
は、スレーブデバイス３１、３２内のシリアルメモリ３
４をアクセスすることが可能となる。

【００４０】また、マスタデバイス２１がスレーブデバ
イス３２を選択する場合、時刻ｔ１において、Ｉ／Ｏポ
ート２３のポートＰＢ５に“１" をセットすることで、
第１の制御信号線１２がオンされる。

【００４１】次に、時刻ｔ２において、Ｉ／Ｏポート２
３のポートＰＢ３に“１" をセットすることで、第２の
制御信号線１３がオンされる。そして、時刻ｔ３におい
て、Ｉ／Ｏポート２３のポートＰＢ３に“０" をセット
することで第２の制御信号線１３をオフされると、選択
するスレーブデバイス３２内のシリアルメモリ３４のセ
レクト入力端子（ＣＳ）がオンとなる。

【００４２】以降は、Ｉ／Ｏポート２３のＰＢ３に
“１" 、“０" を書込むことでシリアルメモリ３４のク
ロック入力が与えられ、これと同時に必要なデータをＩ
／Ｏポート２３のポートＰＢ０／ＰＢ１からリード／ラ
イトすることで、マスタデバイス２１内のＭＰＵ２５
は、スレーブデバイス３１、３２内のシリアルメモリ３
４をアクセスすることが可能となる。

【００４３】図４でのシリアルメモリ３４のタイミング
は、従来の標準的な３線式のビットパターンの一部を表
している。マスタデバイスは、上記ビットパターンの前
にｔ１〜ｔ３の間、一定のビットパターンを追加したビ
ットパターンを送出している。

【００４４】また、スレーブデバイスでは、制御信号生
成部において、ｔ１〜ｔ３の間の一定のビットパターン
を除去し、従来の標準的な３線式のビットパターンに変
換している。

【００４５】従って、ｔ１〜ｔ３の間の一定のビットパ
ターンの後に続くビットパターンは、如何なるビットパ
ターンでも問題なく伝送でき、スレーブデバイスのシリ
アルメモリは如何なるプロトコルであっても、本方式に
より通信可能である。

【００４６】この結果、前述した通信線の入れ替えによ
り、従来のシリアルメモリの接続可能なスレーブ数の増
加が可能となる。以上の説明では、スレーブデバイスの
数が２つであるが、制御信号線の数Ｎを増やし、各スレ
ーブデバイスにおけるシリアルメモリ３４のセレクト入
力端子（ＣＳ）の選択条件を変える事で、スレーブデバ
イスの数をＮ！まで増やす事も可能である。

【００４７】また、スレーブデバイスにおけるシリアル
メモリ３４を、従来例２の２線式のものに変更する事に
より２線式で可能なスレーブ数Ｍを、信号線の要領の影
響を受けずにＭ＊Ｎ！個とする事も可能である。

【００４８】図５は、図１に示した２つのマスターデバ
イス２１、２２がアクセスする場合の調停動作を説明す
るためのタイミングチャートである。マスタデバイス２
１、２２内のＭＰＵ２５は、Ｉ／Ｏポート２３経由で通
信線１０の状態を監視して上記状態を読み込むことがで
きる。

【００４９】通信線１０の使用要求が発生した場合、基
本的には第１の制御信号線１２、第２の制御信号線１３
がアクティブでなければ、通信線１０が他のマスタデバ
イスに使用されていないため、通信線１０を使用でき
る。しかし同時に第１の制御信号線１２、第２の制御信
号線１３がアクティブでないと判断した場合、同時にア
クセスを実施してしまい衝突が発生するためこれを回避
するための調停が必要となる。

【００５０】２つのマスタデバイス２１、２２が同時に
アクセス要求が生じた場合の調停手順を説明する。マス
タデバイス２１は、アクセス要求が生じた場合、第１の
制御信号線１２を駆動し、マスタデバイス２２は、アク
セス要求が生じた場合、第２の制御信号線１３を駆動
し、それぞれ要求があることを相手マスタデバイス２
１、２２に通知するものとする。また、マスタデバイス
２１の方がマスタデバイス２２よりも優先権が高いもの
とする。

【００５１】マスタデバイス２１は、アクセス要求が生
じると、時刻ｔ１１において、第１の制御信号線１２、
第２の制御信号線１３をチェックし、どちらも非アクテ
ィブであるため通信線１０が使用されていないものと判
断し、時刻ｔ１２において、直ちに第１の制御信号線１
２をアクティブとする。

【００５２】一方、マスタデバイス２２も、アクセス要
求が生じ第１の制御信号線１２、第２の制御信号線１３
をチェックし、そのタイミングが時刻ｔ２１（時刻ｔ１
１と時刻ｔ１２との間）であるすると、この場合もどち
らも非アクティブであるため通信線１０が使用されてい
ないものと判断し、時刻ｔ２２において、直ちに第２の
制御信号線１３をアクティブとする。

【００５３】マスタデバイス２１は、相互の使用権要求
確認のため第１の制御信号線１２をアクティブとしてか
ら一定時間（Ｔ）経過後の時刻ｔ１３において、再度、
第１の制御信号線１２のチェックを行なう。

【００５４】また、マスタデバイス２２も、相互の使用
権要求確認のため第２の制御信号線１３をアクティブと
してから一定時間（Ｔ）経過後の時刻ｔ２３において、
再度、第２の制御信号線１３のチェックを行なう。

【００５５】そして、第１の制御信号線１２、第２の制
御信号線１３ともにアクティブであることから、マスタ
デバイス２１および２２は、互いに他のマスタデバイス
であるマスタデバイス２２および２１からもアクセス要
求があることが判る。

【００５６】この時、マスタデバイス２２は、自分の優
先権がマスタデバイス２１よりも低いため、時刻ｔ２４
において、自分のアクセス要求を放棄し、第２の制御信
号線１３の駆動を停止する。

【００５７】一方、マスタデバイス２１は、自分の優先
権がマスタデバイス２２よりも高いため通信線１０の使
用権を獲得することができ、時刻ｔ１４において、マス
タデバイス２２が第２の制御信号線１３の駆動を停止す
るのを確認後、通信線１０を使用してスレーブデバイス
へのアクセスを行なう。

【００５８】なお、時間Ｔは、第１の制御信号線１２、
第２の制御信号線１３の状態を監視して上記状態をリー
ドし非アクティブであることを確認し第１の制御信号線
１２または第２の制御信号線１３を出力するまでの時間
を補償するもので、時刻ｔ１１から時刻ｔ１２までの時
間、時刻ｔ２１から時刻ｔ２２までの時間よりも大きい
（長い）時間とする。

【００５９】以上、本発明を図面を用いて説明してきた
が、本発明は、１つのマスタデバイスと２つのスレーブ
デバイスとの通信制御に関わらず、１つのマスタデバイ
スと複数のスレーブデバイスとの通信制御に適用するこ
とができる。

【００６０】また、本発明は、複数のマスタデバイスと
１つのスレーブデバイスとの通信制御にも適用すること
ができる。また、本発明は、複数のマスタデバイスと複
数のスレーブデバイスとの通信制御にも適用することが
できる。

【００６１】上述の実施の形態では信号線が３本の場合
について説明したが、これに限らず信号線はＮ本（Ｎ≧
３、Ｎ：自然数）であってもよい。また、本発明は上述
の実施の形態の構成に限らず次の構成にしてもよい。

【００６２】Ｎ本の信号線によって構成される通信線に
接続された（Ｎ−１）個以下のマスタデバイスと、（Ｎ
−１）！個以下のスレーブデバイスとを備えたマスタ・
スレーブシステムとする。

【００６３】Ｎ本の信号線のうち（Ｎ−１）本の信号線
をスレーブデバイス毎に接続を入れ替える。制御信号生
成手段はフリップフロップで構成する。

【００６４】Ｎ本の信号線は、１本のデータ信号線と、
（Ｎ−１）本の制御信号線からなる。すなわち、本発明
は、以上に述べた実施の形態に限定されるものではな
く、本発明の要旨を逸脱しない範囲内で種々の構成また
は形状を取ることが出来る。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
信号線の本数を増やさずに、複数のスレーブデバイスと
の高速アクセスを可能とするマスタデバイス、複数のマ
スタデバイスとの高速アクセスを可能とするスレーブデ
バイス、および複数のマスタデバイスと複数のスレーブ
デバイスと間での高速アクセスを可能とするマスタ・ス
レーブシステムを提供することが可能となる。

【００６６】また、本発明によれば、信号線の数を増や
さずに、従来のマスタおよびスレーブアクセス可能数の
増加が可能である。

【図面の簡単な説明】

【図１】本発明の全体構成を示す図である。

【図２】本発明が適用されるマスタデバイスの回路構成
例を示す図である。

【図３】本発明が適用されるスレーブデバイスの回路構
成例を示す図である。

【図４】図１に示した２つのスレーブデバイス３１、３
２へのアクセスのタイミングを説明するためのタイミン
グチャートである。

【図５】図１に示した２つのマスターデバイス２１、２
２がアクセスする場合の調停動作を説明するためのタイ
ミングチャートである。

【図６】従来のシリアルバス方法を説明するための図で
ある。

【図７】１つのマスタデバイスと２つのスレーブデバイ
スとが通信線により接続された場合の従来例を示す図で
ある。

【符号の説明】

１０ 通信線 １１ データ信号線 １２ 第１の制御信号線 １３ 第２の制御信号線 ２１、２２ マスタデバイス ２３ Ｉ／Ｏポート ２４ データバス ２５ ＭＰＵ ３１、３２ スレーブデバイス ３３ フリップフロップ ３４ シリアルメモリ ６０ 通信線 ６１ データ信号線 ６２ クロック信号線 ６３ 選択信号線 ６４ マスタデバイス ６５ スレーブデバイス ７０ 通信線 ７１ データ信号線 ７２ クロック信号線 ７３ 第１の制御信号線 ７４ 第２の制御信号線 ７５ マスタデバイス ７６、７７ スレーブデバイス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 塩田 英明 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 高野 久永 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内 (72)発明者 林 俊介 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内 Ｆターム(参考） 5B045 EE01 EE07 EE11 EE17 GG06 JJ08 5B061 BA01 BB35 BC01 RR02 RR03 SS01 5B077 AA18 BA02 DD02 GG16 HH03 MM01 MM02 NN02 5K032 AA02 AA04 BA05 CC01 DA02 DA13 DA14 DB24

Claims (10)

【特許請求の範囲】
1. 【請求項１】 Ｎ本（Ｎ≧３、Ｎ：自然数）の信号線に
   よって構成される通信線に接続されたスレーブデバイス
   と通信するマスタデバイスにおいて、 前記通信線の状態を監視して前記状態を折り返して読み
   込むための折り返し読込み手段を備え、 前記通信線を使用しようとする旨の要求を上記通信線に
   接続された他のマスタデバイスと間で相互に通知するこ
   とを特徴とするマスタデバイス。
2. 【請求項２】 Ｎ本（Ｎ≧３、Ｎ：自然数）の信号線に
   よって構成される通信線に接続されたスレーブデバイス
   と通信するマスタデバイスにおいて、 前記通信線の状態を監視して前記状態を折り返して読み
   込むための折り返し読込み手段を備え、 （Ｎ−１）本の信号線に送出する信号を、通信するスレ
   ーブ毎に入れ替えることを特徴とするマスタデバイス。
3. 【請求項３】 通信線を使用しようとする旨の要求を通
   信線に接続された他のマスタデバイスとの間で相互に通
   知することを特徴とする請求項２に記載のマスタデバイ
   ス。
4. 【請求項４】 Ｎ本（Ｎ≧３、Ｎ：自然数）の信号線に
   よって構成される通信線に接続されたマスタデバイスと
   通信するスレーブデバイスにおいて、 データを記憶するためのシリアルメモリを備え、 シリアルメモリの選択信号・タイミング信号およびデー
   タ信号、あるいはタイミング信号およびデータ信号を、
   前記マスタデバイスからの制御信号をもとに生成するた
   めの制御信号生成手段を備えたことを特徴とするスレー
   ブデバイス。
5. 【請求項５】 Ｎ本（Ｎ≧３、Ｎ：自然数）の信号線に
   よって構成される通信線に接続された（Ｎ−１）個以下
   のマスタデバイスと（Ｎ−１）！個以下のスレーブデバ
   イスとを備えるマスタ・スレーブシステムにおいて、 Ｎ本の通信線のうち、（Ｎ−１）本の通信線をスレーブ
   デバイス毎に接続を入れ替えることを特徴とするマスタ
   ・スレーブシステム。
6. 【請求項６】 Ｎ本（Ｎ≧３、Ｎ：自然数）の信号線に
   よって構成される通信線に接続された（Ｎ−１）個以下
   のマスタデバイスと（Ｎ−１）！個以下のスレーブデバ
   イスとを備えるマスタ・スレーブシステムにおいて、 シリアルメモリと通信するためのビットパターンの前後
   に、一定のビットパターンを追加したビットパターンを
   マスタデバイスからＮ本の通信線に送出することを特徴
   とするマスタ・スレーブシステム。
7. 【請求項７】 Ｎ本（Ｎ≧３、Ｎ：自然数）の信号線に
   よって構成される通信線に接続された（Ｎ−１）個以下
   のマスタデバイスと（Ｎ−１）！個以下のスレーブデバ
   イスとを備えるマスタ・スレーブシステムにおいて、 前記スレーブデバイスは、請求項４に記載のスレーブデ
   バイスであることを特徴とするマスタ・スレーブシステ
   ム。
8. 【請求項８】 前記制御信号生成手段は、フリップフロ
   ップであることを特徴とする請求項４または７に記載の
   スレーブデバイスまたはマスタ・スレーブシステム。
9. 【請求項９】 Ｎ本（Ｎ≧３、Ｎ：自然数）の信号線に
   よって構成される通信線に接続された（Ｎ−１）個以下
   のマスタデバイスと（Ｎ−１）！個以下のスレーブデバ
   イスとを備えるマスタ・スレーブシステムにおいて、 前記マスタデバイスは、請求項１乃至３の何れか１項に
   記載のマスタデバイスであることを特徴とするマスタ・
   スレーブシステム。
10. 【請求項１０】 前記Ｎ本の信号線は、１本のデータ信
    号線と（Ｎ−１）本の制御信号線であることを特徴とす
    る請求項１乃至９の何れか１項に記載のマスタデバイ
    ス、スレーブデバイス、若しくはマスタ・スレーブシス
    テム。