JPH0748199B2 - インターフェイス装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はインターフェイス装置に関し、特に、第１の
装置から１または複数の第２の装置へのデータ伝送を制
御するインターフェイス装置に関する。

［従来の技術］ 従来より、情報処理装置等におけるデータ転送として、
ハンドシェーク型のデータ転送が知られている。たとえ
ば、ハンドシェーク型のデータ転送により、第１のデー
タ伝送路から第２のデータ伝送路へデータ転送を行なう
場合には、次のように行なわれる。

第１のデータ伝送路から第２のデータ伝送路には送信信
号が与えられ、第２のデータ伝送路から第１のデータ伝
送路へは送信許可信号が与えられる。まず、第１のデー
タ伝送路から第２のデータ伝送路に送信信号とともにデ
ータが与えられる。第２のデータ伝送路は、その送信信
号に応答して、一定時間新たなデータの送出を禁止する
ために送信許可信号を禁止状態にする。一定時間経過
後、その送信許可信号が許可状態に戻ると、第１のデー
タ伝送路から第２のデータ伝送路へのデータの伝送が再
び許可される。このようにして、情報処理装置内または
複数の情報処理装置間においてハンドシェーク型のデー
タ伝送が行なわれる。

［発明が解決しようとする課題］ しかしながら、複数の装置間でデータ伝送を行なう場
合、それらの装置を互いに接続する信号線が長くなる
と、信号の伝送に遅延が生じる。その結果、たとえば、
第１の装置から第２の装置に送信信号とともにデータが
与えられてから、新たなデータの送出を禁止する信号を
第１の装置が受取るまでに、ある程度の時間を要するこ
とになる。そのため、第２の装置がデータの受信を完了
するまでに、第１の装置から第２の装置へ新たなデータ
が送出されるという問題があった。

また、１つの装置から複数の装置にデータを伝送する場
合、それらの装置間に接続される接続経路の長さが異な
ると、接続経路ごとに信号の遅延時間が異なる。そのた
め、複数の接続経路における信号のタイミングスキュー
を合わせるために、各経路にゲート素子による遅延回路
や抵抗および容量素子による遅延回路を付加する必要が
あった。

装置間の接続経路は複数の装置の実装上の配置に応じて
常に変化するため、複数の装置の実装形態に応じて上記
のようなスキュー合わせが必要であった。

この発明の目的は、装置間の接続経路における信号の遅
延により生じるタイミングスキューを自律的に整合させ
ることができるインターフェイス装置を提供することで
ある。

［課題を解決するための手段］ この発明にかかるインターフェイス装置は、第１の装置
から１または複数の第２の装置へのデータの伝送を制御
するインターフェイス装置であって、送信禁止信号発生
手段および伝送許可信号発生手段を備える。第１の装置
は、１または複数の第２の装置へのデータの送出時に送
信信号を出力する。１または複数の第２の装置の各々
は、第１の装置からのデータの受信を完了したときに、
受信完了信号を出力する。送信禁止信号発生手段は、第
１の装置からの送信信号に応答して、第１の装置に、新
たなデータの送出を禁止する送信禁止信号を与える。送
信許可信号発生手段は、１または複数の第２の装置から
の受信完了信号のうち、最も遅い時点で発生された受信
完了信号に応答して、送信禁止信号に代えて、新たなデ
ータの送出を許可する送信許可信号を第１の装置に与え
る。

［作用］ この発明にかかるインターフェイス装置によれば、送信
禁止信号発生手段は、第１の装置からの送信信号に応答
して、第１の装置に送信禁止信号を与える。それによ
り、第１の装置は、１または複数の第２の装置への新た
なデータの送出を禁止される。送信許可信号発生手段
は、１または複数の第２の装置から最も遅く発生される
受信完了信号に応答して、第１の装置に送信許可信号を
与える。それにより、第２の装置が新たなデータを受信
することができる状態となる。したがって、第１の装置
と１または複数の第２の装置との間の接続経路における
信号のタイミングスキューを自律的に整合させることが
可能となる。

［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明す
る。

第１図は、この発明の一実施例によるインターフェイス
装置の構成を示すブロック図である。第１図のインター
フェイス装置は、第１の情報処理装置Ａと第２の情報処
理装置Ｂとの間でのデータ伝送を制御する。

第１図において、第１の情報処理装置Ａには、データ伝
送路10およびデータ伝送路20が含まれる。データ伝送路
10は、転送制御部11、データ保持回路12およびバッファ
13からなる。データ伝送路20は、転送制御部21、データ
保持回路22およびバッファ23からなる。第２の情報処理
装置Ｂには、データ伝送路30およびデータ伝送路40が含
まれる。データ伝送路30は、転送制御部31、データ保持
回路32およびバッファ33からなる。データ伝送路40は、
転送制御部41、データ保持回路42およびバッファ43から
なる。

データ伝送路20における転送制御部21とデータ伝送路30
における転送制御部31との間に、インターフェイス回路
80が設けられている。また、データ伝送路20におけるバ
ッファ23とデータ伝送路30における転送制御部31との間
にバッファ81が設けられている。

データ保持回路12に前段部（図示せず）から与えられた
データは、データ保持回路22に伝送される。データ保持
回路12からデータ保持回路22へのデータの伝送は転送制
御部11により制御される。データ保持回路22が受けたデ
ータは、データ保持回路32に伝送される。データ保持回
路22からデータ保持回路32へのデータの伝送は、転送制
御部21およびインターフェイス回路80により制御され
る。データ保持回路32が受けたデータは、データ保持回
路42に伝送される。データ保持回路32からデータ保持回
路42へのデータの伝送は転送制御部31により制御され
る。データ保持回路42が受けたデータは後段部（図示せ
ず）に伝送される。データ保持回路42から後段部へのデ
ータの伝送は転送制御部41により制御される。この実施
例において伝送されるデータはｎ、ビットのデータであ
る。

転送制御部11には、前段部から送信信号C10が与えられ
る。送信信号C10の立下がりに応答して、データ保持回
路12に前段部からデータが与えられる。転送制御部11
は、前段部に「Ｌ」レベルの送信許可信号AK10を与え
る。この「Ｌ」レベルの送信許可信号AK10は、送信禁止
状態を示している。転送制御部21から「Ｈ」レベルの送
信許可信号AK20が与えられると、転送制御部11は、
「Ｌ」レベルの送信信号C20をバッファ13を介してデー
タ保持回路12および転送制御部21に与える。この「Ｈ」
レベルの送信許可信号AK20は、送信許可状態を示してい
る。データ保持回路12は、送信信号C20の立下がりに応
答して、前段部から与えられるデータをラッチして出力
する。

次に、転送制御部21は、インターフェイス回路80から
「Ｈ」レベルの送信許可信号AK31が与えられているとき
には、送信信号C20の立下がりに応答して、「Ｌ」レベ
ルの送信信号C30をバッファ23を介してデータ保持回路2
2に与えるとともに、バッファ23およびバッファ81を介
して転送制御部31に与える。データ保持回路22は、送信
信号C30の立下がりに応答して、データ保持回路12から
与えられるデータをラッチして出力する。転送制御部31
は、転送制御部41から「Ｈ」レベルの送信許可信号AK40
が与えられているときには、送信信号C30の立下がりに
応答して、「Ｌ」レベルの送信信号C40をバッファ33を
介してデータ保持回路32および転送制御部41に与える。
データ保持回路32は、送信信号C40の立下がりに応答し
て、データ保持回路22から与えられるデータをラッチし
て出力する。同様にして、データ保持回路42に与えられ
たデータは、後段部に伝送される。

インターフェイス回路80のクロック端子CPには、転送制
御部21から送信信号C30と逆極性の送信信号C31が与えら
れる。また、インターフェイス回路80の送信許可信号入
力端子▲▼には、転送制御部31から送信許可信号
AK30が与えられる。インターフェイス回路80は、転送制
御部21から与えられる送信信号C31が「Ｈ」レベルに立
上がると、転送制御部21に与える送信許可信号AK31を
「Ｌ」レベル（禁止状態）に立下げる。送信信号C31の
立上がりに応答して、転送制御部21から転送制御部31に
与えられる送信信号C30が「Ｌ」レベルに立下がる。送
信信号C30の立下がりに応答して、データ保持回路22か
らデータ保持回路32にデータが伝送される。

送信信号C30の「Ｌ」レベルへの変化は、バッファ81を
介して転送制御部31に伝達される。バッファ23と転送制
御部31との間にバッファ81が設けられているので、デー
タ保持回路22からのデータがデータ保持回路32に到着す
る時刻よりもバッファ23からの送信信号C30が転送制御
部31に到着する時刻の方が遅くなる。転送制御部31は、
送信信号C30の立下がりに応答して、インターフェイス
回路80に与える送信許可信号AK30を「Ｌ」レベルに立下
げ、一定時間経過後その送信許可信号AK30を「Ｈ」レベ
ル（許可状態）に立上げる。インターフェイス回路80
は、送信許可信号AK30の立上がりに応答して、転送制御
部21に与える送信許可信号AK31を「Ｈ」レベル（許可状
態）に立上げる。これにより、データ保持回路22からデ
ータ保持回路32への新たなデータの伝送が可能となる。

したがって、このように、第１図の実施例においては、
第１の情報処理装置Ａから第２の情報処理装置Ｂへのデ
ータの伝送が完了するまで、第１の情報処理装置Ａから
第２の情報処理装置Ｂへの新たなデータの伝送が禁止さ
れる。

第２図に転送制御部11の詳細な回路構成を示す。

第２図に示すように、転送制御部11は、NANDゲートG1,G
2、インバータG3,G4、NANDゲートG5、およびインバータ
G6,G7を含む。送信信号入力端子▲▼には前段部
（図示せず）から送信信号C10が与えられ、送信許可信
号出力端子▲▼からは送信許可信号AK10が出力さ
れる。送信信号出力端子▲▼からは送信信号C20が
出力され、送信許可信号入力端子▲▼には次段の
転送制御部21（第１図）から送信許可信号AK20が与えら
れる。

次に、第２図の転送制御部11の動作を第３図および第４
図のタイミングチャートを参照しながら説明する。

第３図は次段のデータ伝送路が空状態の場合の動作を説
明するためのタイミングチャートである。

次段のデータ伝送路が空状態のときには、次段の転送制
御部から「Ｈ」レベルの送信許可信号AK20が与えられ
る。そのため、送信許可信号入力端子▲▼の電位
は「Ｈ」レベルとなっている。前段部から与えられる送
信信号C10が「Ｌ」レベルに立下がると、送信信号入力
端子▲▼の電位が「Ｌ」レベルに変化する。これに
より、NANDゲートG2の出力が「Ｈ」レベルとなる。その
結果、インバータG4の出力が「Ｌ」レベルとなり、送信
許可信号出力端子▲▼から出力される送信許可信
号AK10が「Ｌ」レベルに立下がる。一方、NANDゲートG5
の出力が「Ｌ」レベル、インバータG3の出力が「Ｈ」レ
ベルとなる。このとき、送信許可信号入力端子▲
▼の電位は「Ｈ」レベルとなっているので、NANDゲート
G1の出力が「Ｌ」レベルに立下がる。これにより、送信
信号出力端子▲▼から出力される送信信号C20が
「Ｌ」レベルに立下がる。

送信信号C20を受ける次段の転送制御部21（第１図）
は、送信信号C20の立下がりに応答して、転送制御部11
に与える送信許可信号AK20を「Ｌ」レベルに立下げる。
したがって、転送制御部11の送信許可信号入力端子▲
▼の電位が「Ｌ」レベルに立下がる。一方、NANDゲ
ートG1の出力の「Ｌ」レベルへの立下がりに応答して、
NANDゲートG5の出力が「Ｈ」レベル、インバータG3の出
力が「Ｌ」レベルとなる。そのため、NANDゲートG1の出
力が再び「Ｈ」レベルに立上がる。これにより、送信信
号C20が再び「Ｈ」レベルに立上がる。このように、送
信信号C20は「Ｌ」レベルに立下がった後一定時間経過
後「Ｈ」レベルに立上がる。

一方、前段部から与えられる送信信号C10は、一定時間
の経過後「Ｈ」レベルに立上がる。そのため、NANDゲー
トG2の出力が「Ｌ」レベルに立下がり、インバータG4の
出力が「Ｈ」レベルに立上がる。それにより、送信許可
信号AK10が再び「Ｈ」レベルに立上がる。

上記のように、次段の転送制御部から与えられる送信許
可信号AK20が許可状態（「Ｈ」レベル）である場合には
前段部から与えられる送信信号C10の立下がりに応答し
て、前段部に与える送信許可信号AK10が禁止状態
（「Ｌ」レベル）になり、さらに一定時間経過後次段の
転送制御部に与える送信信号C20が「Ｌ」レベルに立下
がる。

送信信号C20の立下がりに応答して、データ保持回路12
（第１図）の入力端子に与えられるデータが、ラッチさ
れて出力端子から出力される。すなわち、データ伝送路
10からデータ伝送路20へデータが伝送される。

次に、第４図は次段のデータ伝送路が詰まり状態である
場合の動作を説明するためのタイミングチャートであ
る。

この場合、次段の転送制御部から与えられる送信許可信
号AK20は、「Ｌ」レベルとなっている。前段部から与え
られる送信信号C10が「Ｌ」レベルに立下がると、NAND
ゲートG2の出力が「Ｈ」レベルとなり、インバータG4の
出力が「Ｌ」レベルに立下がる。これにより、送信許可
信号出力端子▲▼から出力される送信許可信号AK
10が「Ｌ」レベルに立下がる。次段の転送制御部から与
えられる送信許可信号AK20が「Ｌ」レベル（禁止状態）
のときには、NANDゲートG1の出力は「Ｈ」レベルとなっ
ている。したがって、送信許可信号AK20が「Ｌ」レベル
である限り次段の転送制御部21に与えられる送信信号C2
0は「Ｈ」レベルを保持する。そのため、データ伝送路1
0からデータ伝送路20（第１図参照）へはデータが伝送
されない。

次段の転送制御部から与えられる送信許可信号AK20が
「Ｈ」レベルに立上がると、NANDゲートG1の出力が
「Ｌ」レベルに立下がる。これにより、次段の転送制御
部に与えられる送信信号C20が「Ｌ」レベルに立下が
る。送信信号C20の立下がりに応答して、データ保持回
路12に与えられるデータがラッチされて出力される（第
１参照）。

一方、次段の転送制御部は、転送制御部11から与えられ
る送信信号C20の立下がりに応答して、一定時間経過
後、転送制御部11に与える送信許可信号AK20を「Ｌ」レ
ベルに立下げる。なお、次段の転送制御部から与えられ
る送信許可信号AK20の立上がりに応答して、一定時間経
過後、前段部に与える送信許可信号AK10が「Ｈ」レベル
立上がる。

上記のように、次段の転送制御部から与えられる送信許
可信号AK20が禁止状態（「Ｌ」レベル）であるときに
は、次段の転送制御部に与える送信信号C20は「Ｌ」レ
ベルに立下がらない。すなわち、次段のデータ伝送路20
が詰まり状態であるときには、データ伝送路10からデー
タ伝送路20へデータは伝送されない。

なお、転送制御部21,31,41の構成も、第２図に示される
構成と同様である。

第５図は、第１図に示されるインターフェイス回路80の
構成を示す回路図である。

インターフェイス回路80は、Ｄタイプフリップフロップ
82,83、ANDゲートG11,G12およびインバータG13を含む。
送信許可信号AK30を受ける送信許可信号入力端子▲
▼は、Ｄタイプフリップフロップ83のクロック端子CP
に接続されかつインバータG13を介してANDゲートG12の
一方の入力端子に接続されている。マスターリセット信
号▲▼を受けるリセット端子は、ANDゲートG12の
他方の入力端子およびANDゲートG11の一方の入力端子に
接続されている。ANDゲートG12の出力端子は、Ｄタイプ
フリップフロップ83のリセット端子に接続されてい
る。Ｄタイプフリップフロップ83の出力端子は、AND
ゲートG11の他方の入力端子に接続されている。ANDゲー
トG11の出力端子はＤタイプフリップフロップ82のリセ
ット端子に接続されている。送信信号C31を受けるク
ロック端子CPは、Ｄタイプフリップフロップ82のクロッ
ク端子CPに接続されている。Ｄタイプフリップフロップ
82の出力端子は、送信許可信号出力端子▲▼に
接続されている。送信許可信号出力端子▲▼から
は送信許可信号AK31が出力される。Ｄタイプフリップフ
ロップ82および83の入力端子Ｄには電源電位V_ccが与え
られる。

次に、第６図のタイミングチャートを参照しながら第５
図のインターフェイス回路の動作について説明する。

転送制御部21（第１図）から与えられる送信信号C31の
立上がりに応答して、送信許可信号AK31が「Ｌ」レベル
（禁止状態）に立下がる。次に、転送制御部31（第１
図）から与えられる送信許可信号AK30が「Ｌ」レベル
（禁止状態）に立上がると、ANDゲートG12からＤタイプ
フリップフロップ83に与えられるリセット信号R83が
「Ｈ」レベルに立上がる。その後、送信許可信号AK30が
「Ｈ」レベル（許可状態）に立上がる。送信許可信号AK
30の立上がりに応答して、Ｄタイプフリップフロップ83
から出力される出力信号Q83が「Ｌ」レベルに立下が
る。それにより、ANDゲートG11の出力が「Ｌ」レベルに
立下がり、Ｄタイプフリップフロップ82がリセットされ
る。その結果、送信許可信号AK31が「Ｈ」レベル（許可
状態）に立上がる。

一方、送信許可信号AK30の立上がりに応答して、インバ
ータG13の出力が「Ｌ」レベルに立下がり、ANDゲートG1
2から出力されるリセット信号R83が「Ｌ」レベルに立下
がる。その結果、Ｄタイプフリップフロップ83がリセッ
トされ、出力信号Q83が「Ｈ」レベルに立上がる。

このように、インターフェイス回路80は、転送制御部21
から与えられる送信信号C31の立上がりに応答して、そ
の転送制御部21に与える送信許可信号AK31を「Ｌ」レベ
ルにし、転送制御部31から与えられる送信許可信号AK30
が「Ｈ」レベルに立上がるまで、送信許可信号AK31を
「Ｌ」レベルに保持する。

第７図は、この発明の他の実施例によるインターフェイ
ス装置の構成を示すブロック図である。第７図の実施例
のインターフェイス装置は、第１の情報処理装置Ａから
第２の情報処理装置Ｂおよび第３の情報処理装置Ｃへの
データの伝送を制御する。

第１の情報処理装置Ａにはデータ伝送路10およびデータ
伝送路20が含まれる。データ伝送路10およびデータ伝送
路20の構成は、第１図に示される構成と同様である。情
報処理装置Ｂにはデータ伝送路30およびデータ伝送路40
が含まれる。データ伝送路30には、第１図に示される転
送制御部31の代わりに転送制御部31aが設けられてい
る。データ伝送路30のその他の構成およびデータ伝送路
40の構成は、第１図に示される構成と同様である。第３
の情報処理装置Ｃには、データ伝送路60およびデータ伝
送路70が含まれる。データ伝送路60は、転送制御部61、
データ保持回路62およびバッファ63からなり、データ伝
送路70は、転送制御部71、データ保持回路72およびバッ
ファ73からなる。転送制御部61および71の構成は、第２
図に示される転送制御部11の構成と同様である。この実
施例においては、第１図のインターフェイス回路80の代
わりにインターフェイス回路85が設けられている。

データ保持回路12に前段部（図示せず）から与えられた
データは、データ保持回路22に伝送される。データ保持
回路22が受けたデータは、データ保持回路62にのみ伝送
されるか、または、データ保持回路32およびデータ保持
回路62の両方に伝送される。

この実施例において伝送されるデータは、第８図に示す
ように、ｎビットの第１ワードD1およびｎビットの第２
ワードD2からなるパケットデータである。パケットデー
タの第１ワードD1にはｍビットの識別子が含まれる。識
別子は、そのパケットデータが第３の情報処理装置Ｃの
みに伝送されるべきかまたは第２の情報処理装置Ｂおよ
び第３の情報処理装置Ｃの両方に伝送されるべきかを示
している。パケットデータの第１ワードD1および第２ワ
ードD2は、連続的に伝送される。

第１の情報処理装置Ａには、さらに分岐先指定ビット発
生部91、比較器からなる比較判定論理部92、Ｄタイプフ
リップフロップからなる制御部93、Ｄタイプフリップフ
ロップからなる分周器94、およびバッファ95が設けられ
ている。

転送制御部11には、前段部から送信信号C10が与えられ
る。送信信号C10の立下がりに応答して、データ保持回
路12に前段部からパケットデータの第１ワードD1が与え
られる。転送制御部11は、前段部に「Ｌ」レベル（禁止
状態）の送信許可信号AK10を与える。転送制御部21から
「Ｈ」レベル（許可状態）の送信許可信号AK20が与えら
れると、転送制御部11は、「Ｌ」レベルの送信信号C20
をバッファ13を介してデータ保持回路12および転送制御
部21に与える。データ保持回路12は、送信信号C20の立
下がりに応答して、前段部から与えられるパケットデー
タの第１ワードD1をラッチして出力する。

一方、分岐先指定ビット発生部91は、所定の分岐先指定
ビットBRを発生するように予め設定されている。比較判
定論理部92は、データ保持回路12から出力されるパケッ
トデータの第１ワードD1に含まれる識別子を、分岐先指
定ビット発生部91から与えられる分岐先指定ビットBRと
比較し、それらが一致する場合には「Ｌ」レベルのマッ
チ信号を出力し、それらが一致しない場合には「Ｈ」
レベルのマッチ信号を出力する。そのマッチ信号は
制御部93の入力端子Ｄに与えられる。

分周器94は、転送制御部11からバッファ13を介して与え
られる送信信号C20を２分周し、その分周した信号をク
ロック信号C21として制御部93のクロック端子▲▼
に与える。クロック信号C21は、転送制御部11からの送
信信号C20が２回立下がるごとに、１回立下がる。すな
わち、クロック信号C21は、データ保持回路12を２ワー
ドが通過するごとに「Ｈ」レベルから「Ｌ」レベルに立
下がる。制御部93は、クロック信号C21の立下がりに応
答して、入力端子Ｄに与えられるマッチ信号の反転信
号を制御信号▲▼として反転出力端子から出力
する。

制御信号▲▼が「Ｈ」レベルのときには、バッフ
ァ95が非導通状態になりかつ転送制御部31が非活性状態
となる。逆に、制御信号▲▼が「Ｌ」レベルのと
きには、バッファ95が導通状態になりかつ転送制御部31
が活性状態となる。すなわち、パケットデータの第１ワ
ードD1に含まれる識別子が分岐先指定ビットBRと一致す
る場合には、データ保持回路22はデータ保持回路62にの
み接続される。逆に、パケットデータの第１ワードD1に
含まれる識別子が分岐先指定ビットBRと一致しない場合
には、データ保持回路22はデータ保持回路32およびデー
タ保持回路62の両方に接続される。なお、初期状態にお
いて、「Ｌ」レベルのマスタリセット信号▲▼が制
御部93のリセット端子に与えられると、制御信号▲
▼は「Ｈ」レベルとなる。したがって、初期状態に
おいては、データ保持回路22はデータ保持回路62にのみ
接続される。

次に、転送制御部21は、インターフェイス回路85から
「Ｈ」レベルの送信許可信号AK31が与えられているとき
には、送信信号C20の立下がりに応答して、「Ｌ」レベ
ルの送信信号C30をバッファ23を介してデータ保持回路2
2に与える。また、転送制御部21は、その送信信号C30を
バッファ23およびバッファ86を介して転送制御部31aに
与えるとともに、バッファ23およびバッファ87を介して
転送制御部61に与える。データ保持回路22は、送信信号
C30の立下がりに応答して、データ保持回路12から与え
られるパケットデータの第１ワードD1をラッチして出力
する。パケットデータの第２ワードD2も同様にして、第
１ワードD1に引き続いて、データ保持回路12にラッチさ
れて出力される。

制御信号▲▼が「Ｈ」レベルのときには、データ
保持回路22から出力されるパケットデータの第１ワード
D1は、データ保持回路62にのみ与えられる。これを分岐
と呼ぶ。転送制御部61は、送信信号C30の立下がりに応
答して、「Ｌ」レベルの送信信号C70をバッファ63を介
してデータ保持回路62および転送制御部71に与える。デ
ータ保持回路62は、送信信号C70の立下がりに応答し
て、データ保持回路22から与えられるパケットデータの
第１ワードD1をラッチして出力する。パケットデータの
第２ワードD2も同様にして、データ保持回路22にラッチ
されて出力される。このとき、制御信号▲▼は
「Ｈ」レベルに保持されているので、データ保持回路22
から出力されたパケットデータの第２ワードD2はデータ
保持回路62にのみ与えられる。データ保持回路62から出
力されたパケットデータの第１ワードD1は、同様にし
て、データ保持回路72にラッチされて出力される。ま
た、データ保持回路22から出力されたパケットデータの
第２ワードD2は、同様にして、データ保持回路62にラッ
チされて出力される。

逆に、制御部93から出力される制御信号▲▼が
「Ｌ」レベルの場合には、データ保持回路22から出力さ
れたパケットデータの第１ワードD1はデータ保持回路32
およびデータ保持回路62の両方に与えられる。これを分
流と呼ぶ。データ保持回路32に与えられたパケットデー
タの第１ワードD1は、データ保持回路32にラッチされて
出力され、その後、データ保持回路42にラッチされて出
力される。同様に、データ保持回路62に与えられたパケ
ットデータの第１ワードD1は、データ保持回路62にラッ
チされて出力され、その後、データ保持回路72にラッチ
されて出力される。パケットデータの第２ワードD2も同
様にして、データ保持回路22を介してデータ保持回路32
およびデータ保持回路62に与えられ、その後、データ保
持回路42およびデータ保持回路72にそれぞれ与えられ
る。

インターフェイス回路85は、転送制御部21から与えられ
る送信信号C31の立上がりに応答して、転送制御部21に
与える送信許可信号AK31を「Ｌ」レベル（禁止状態）に
立下げる。その後、転送制御部31aから与えられる送信
許可信号AK30および転送制御部61から与えられる送信許
可信号AK60が共に「Ｈ」レベルに立上がった時点で、転
送制御部21に与える送信許可信号AK31を「Ｈ」レベル
（許可状態）に立上げる。

したがって、第１の情報処理装置Ａと第２の情報処理装
置Ｂとの間の接続経路における信号の伝達時間と、第１
の情報処理装置Ａと第２の情報処理装置Ｂとの間の接続
経路における信号の伝達時間とが異なる場合でも、それ
らの接続経路における信号のタイミングスキューを自律
的に整合させることが可能となる。

第９図は、第７図に示される転送制御部31aの詳細な構
成を示す回路図である。

第９図の転送制御部31aにおいては、ORゲートG9がさら
に設けられている。ＯゲートG9の一方の入力端子は送信
信号入力端子▲▼に接続されており、他方の入力端
子は制御信号入力端子▲▼に接続されている。送
信信号入力端子▲▼には転送制御部21（（第７図）
から送信信号C30が与えられる。制御信号入力端子▲
▼には制御部93（第７図）から制御信号▲▼
が与えられる。送信許可信号出力端子▲▼からは
送信許可信号AK30が出力される。また、送信信号出力端
子▲▼からは送信信号C40が出力され、送信許可信
号入力端子▲▼には、次段の転送制御部41（第７
図）から送信許可信号AK40が与えられる。その他の部分
の構成は、第２図の転送制御部11の構成と同様である。

第９図の転送制御部31aの動作に関しては、第３図およ
び第４図における送信信号C10の波形が、ORゲートG9の
出力の波形に相当する。したがって、制御信号▲
▼が「Ｌ」レベルのときに、第３図および第４図に示さ
れる動作が行なわれる。

第10図は、第７図に示されるインターフェイス回路85の
詳細な構成を示す回路図である。

第10図のインターフェイス回路85の構成は、ANDゲートG
15がさらに設けられていることを除いて、第５図のイン
ターフェイス回路80の構成と同様である。ANDゲートG15
の一方の入力端子は転送制御部31a（第７図）から与え
られる送信許可信号AK30を受ける送信許可信号入力端子
▲▼に接続され、他方の入力端子は転送制御部
61（第７図）から与えられる送信許可信号AK60を受ける
送信許可信号入力端子▲▼に接続されている。
ANDゲートG15の出力端子はＤタイプフリップフロップ83
のクロック端子CPおよびインバータG13の入力端子に接
続されている。

次に、第11図のタイミングチャートを参照しながら第10
図のインターフェイス回路85の動作について説明する。

まず、転送制御部21（第７図）から与えられる送信信号
C31の立上がりに応答して、転送制御部21に与える送信
許可信号AK31が「Ｌ」レベル（禁止状態）に立下がる。
次に、転送制御部31a（第７図）から与えられる送信許
可信号AK30および転送制御部61（第７図）から与えられ
る送信許可信号AK60が「Ｌ」レベルに立下がる。ここで
は、送信許可信号AK30が送信許可信号AK60よりも早く立
下がると仮定する。それにより、ANDゲートG15の出力
「Ｌ」レベルに立下がる。その結果、ANDゲートG12から
出力されるリセット信号R83が「Ｈ」レベルに立上が
る。

その後、送信許可信号AK30および送信許可信号AK60が
「Ｈ」レベルに立上がる。ここでは、送信許可信号AK60
が送信許可信号AK30よりも遅く立上がると仮定する。送
信許可信号AK60の立上がりに応答して、ANDゲートG15の
出力が「Ｈ」レベルに立上がる。それにより、Ｄタイプ
フリップフロップ83からの出力信号Q83が「Ｌ」レベル
に立下がる。出力信号Q83の立下がりに応答して、ANDゲ
ートG11の出力が「Ｌ」レベルに立下がる。その結果、
Ｄタイプフリップフロップ82がリセットされ、送信許可
信号AK31が「Ｈ」レベル（許可状態）に立上がる。

一方、送信許可信号AK60の立上がりに応答して、インバ
ータG13の出力が「Ｌ」レベルに立上がり、ANDゲートG1
2から出力されるリセット信号R83が「Ｌ」レベルに立下
がる。その結果、Ｄタイプフリップフロップ83がリセッ
トされ、出力信号Q83が「Ｈ」レベルに立上がる。

このように、インターフェイス回路85は、送信信号C31
の立上がりに応答して、送信許可信号AK31を「Ｌ」レベ
ルに立下げ、その後、送信許可信号AK30および送信許可
信号AK60の両方が「Ｈ」レベルに立下がった時点で送信
許可信号AK31を「Ｈ」レベルに立上げる。

したがって、データ保持回路22からデータ保持回路32お
よびデータ保持回路62の一方または両方にデータが送出
された後、転送制御部31aおよび転送制御部61の両方が
データを受信することが可能な状態になるまで、データ
保持回路22からデータ保持回路32および62への新たなデ
ータの伝送が禁止される。

上記実施例のインターフェイス装置は、たとえば複数の
データフロー型情報処理装置間のデータ伝送に適用され
る。第12図はデータフロー型情報処理装置の構成の一例
を示すブロック図である。また、第13図はその情報処理
装置により処理されるデータパケットのフィールド構成
の一例を示す図である。

第12図および第13図を参照してデータフロー型情報処理
装置の構成と概略の動作について説明する。第13図のデ
ータパケットの行先フィールドには行先情報が格納さ
れ、命令フィールドには命令情報が格納され、データ１
フィールドまたはデータ２フィールドにはオペランドデ
ータが格納される。行先フィールドおよび命令フィール
ドが第８図に示される第１ワードD1に相当し、データ１
フィールドおよびデータ２フィールドが第８図に示され
る第２ワードD2に相当する。第８図に示されるｍビット
の識別子は、行先情報に含まれる。

第12図において、プログラム記憶部100は、プログラム
メモリ（図示せず）を含み、そのプログラムメモリに
は、第14図に示すように、複数の行先情報および複数の
命令情報からなるデータフロープログラムが記憶されて
いる。プログラム記憶部100は、データパケットの行先
情報に基づくアドレス指定によって行先情報および命令
情報を読出し、それらの情報をデータパケットの行先フ
ィールドおよび命令フィールドに格納し、そのデータパ
ケットを出力する。

対データ検出部200はプログラム記憶部100から出力され
るデータパケットの待合わせを行なう。すなわち、対デ
ータ検出部200は、同じ行先情報を有する２つのデータ
パケットを検出し、一方のデータパケットのオペランド
データを他方のデータのパケットの所定のテータフィー
ルドに格納し、その他方のデータパケットを出力する。
なお、このとき、上記一方のデータパケットは消滅す
る。

演算処理部300は、対データ検出部200から出力されるデ
ータパケットの命令情報を解読し、それらの２つのデー
タパケットに対して所定の演算処理を施し、その結果を
データパケットのデータフィールドに格納し、そのデー
タパケットを分岐部400に出力する。

分岐部400は、データパケットの行先情報に基づいてそ
のデータパケットを内部データバッファ500または外部
データメモリ600に出力する。内部データバッファ500お
よび外部データメモリ600から出力されるデータパケッ
トは合流部700に与えられ、合流部700はそれらのデータ
パケットを先着順にプログラム記憶部100に与える。

第12図に示されたデータフロー型情報処理装置において
は、データパケットが、プログラム記憶部100、対デー
タ検出部200、演算処理部300、分岐部400、内部データ
バッファ500または外部データメモリ600、合流部700…
のように順に回り続けることにより、プログラム記憶部
100に記憶されたプログラムに基づく演算処理が進行す
る。

上記実施例のインターフェイス装置は、たとえば１つの
データフロー型情報処理装置の分岐部と他のデータフロ
ー型情報処理装置の合流部との間に設けられる。

なお、この発明のインターフェイス装置は、データフロ
ー型情報処理装置間のデータ伝送に限らず、各種情報処
理装置間のデータ伝送、その他の装置間のデータ伝送に
も広く用いることができる。

［発明の効果］ 以上のようにこの発明によれば、複数の装置間の接続経
路における信号のタイミングスキューを自律的に整合さ
せることが可能となる。したがって、複数の装置間で信
頼性の高いデータ伝送を経済的に実現することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるインターフェイス装
置の構成を示すブロック図である。第２図は第１図に含
まれる転送制御部の構成を示す回路図である。第３図は
次段のデータ伝送路が空状態である場合の転送制御部の
動作を説明するためのタイミングチャートである。第４
図は次段のデータ伝送路が詰まり状態である場合の転送
制御部の動作を説明するためのタイミングチャートであ
る。第５図は第１図に示されるインターフェイス回路の
構成を示す回路図である。第６図は第５図のインターフ
ェイス回路の動作を説明するためのタイミングチャート
である。第７図はこの発明の他の実施例によるインター
フェイス装置の構成を示すブロック図である。第８図は
第７図の実施例において伝送されるパケットデータの構
成を示す図である。第９図は第７図に示される転送制御
部の構成を示す回路図である。第10図は第７図に示され
るインターフェイス回路の構成を示す回路図である。第
11図は第10図のインターフェイス回路の動作を説明する
ためのタイミングチャートである。第12図はこの発明の
インターフェイス装置が適用されるデータフロー型情報
処理装置の構成を示すブロック図である。第13図は第12
図のデータフロー型情報処理装置の各部分を巡回するデ
ータパケットの構成を示す図である。第14図は第12図の
データフロー型情報処理装置のプログラム記憶部に記憶
されるデータフロープログラムを示す図である。 図において、10,20,30,40,60,70はデータ伝送路、11,2
1,31,41,61,71は転送制御部、12,22,32,42,62,72はデー
タ保持回路、80,85はインターフェイス回路、81,86,87
はバッファ、Ａは第１の情報処理装置、Ｂは第２の情報
処理装置、Ｃは第３の情報処理装置を示す。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の装置から１または複数の第２の装置へのデータの
   自律的な伝送を制御するために前記第１の装置および前
   記１または複数の第２の装置との間で交信される伝送制
   御信号自体の伝送を、前記第１の装置と前記１または複
   数の第２の装置との間でインターフェイスするためのイ
   ンターフェイス装置であって、 前記第１の装置は、前記１または複数の第２の装置への
   データの送出時に送信信号を出力し、 前記１または複数の第２の装置の各々は、前記送信信号
   に基づいて前記第１の装置からのデータの受信を開始
   し、前記第１の装置からのデータの受信を完了したとき
   に受信完了信号を出力し、 前記第１の装置からの前記送信信号に応答して、前記１
   または複数の第２の装置に前記送信信号が受信されたか
   否かとは独立に、前記第１の装置に、新たなデータの送
   出を禁止する送信禁止信号を与える送信禁止信号発生手
   段、および 前記１または複数の第２の装置からの前記受信完了信号
   のうち最も遅い時点で発生された受信完了信号に応答し
   て、前記送信禁止信号に代えて、新たなデータの送出を
   許可する送信許可信号を前記第１の装置に与える送信許
   可信号発生手段を備えた、インターフェイス装置。