JPH02250140A - インターフェイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はインターフェイス装置に関し、特に、第１の
装置から１または複数の第２の装置へのデータ伝送を制
御するインターフェイス装置に関する。

［従来の技術］ 従来より、情報処理装置等におけるデータ転送として、
ハンドシェーク型のデータ転送が知られている。たとえ
ば、ハンドシェーク型のデータ転送により、第１のデー
タ伝送路から第２のデータ伝送路へデータ転送を行なう
場合には、次のように行なわれる。

第１のデータ伝送路から第２のデータ伝送路には送信信
号が与えられ、第２のデータ伝送路から第１のデータ伝
送路へは送信許可信号が与えられる。まず、第１のデー
タ伝送路から第２のデータ伝送路に送信信号とともにデ
ータが与えられる。

第２のデータ伝送路は、その送信信号に応答して、一定
時間断たなデータの送出を禁止するために送信許可信号
を禁止状態にする。一定時間経過後、その送信許可信号
が許可状態に戻ると、第１のデータ伝送路から第２のデ
ータ伝送路へのデータの伝送が再び許可される。このよ
うにして、情報処理装置内または複数の情報処理装置間
においてハンドシェーク型のデータ伝送が行なわれる。

［発明が解決しようとする課題］ しかしながら、複数の装置間でデータ伝送を行なう場合
、それらの装置を互いに接続する信号線が長くなると、
信号の伝送に遅延が生じる。その結果、たとえば、第１
の装置から第２の装置に送信信号とともにデータが与え
られてから、新たなデータの送出を禁止する信号を第１
の装置が受取るまでに、ある程度の時間を要することに
なる。

そのため、第２の装置がデータの受信を完了するまでに
、第１の装置から第２の装置へ新たなブタが送出される
という問題があった。

また、１つの装置から複数の装置にデータを伝送する場
合、それらの装置間に接続される接続経路の長さが異な
ると、接続経路ごとに信号の遅延時間が異なる。そのた
め、複数の接続経路における信号のタイミングスキュー
を合わせるために、各経路にゲート素子による遅延回路
や抵抗および容量素子による遅延回路を付加する必要が
あった。

装置間の接続経路は複数の装置の実装上の配置に応じて
常に変化するため、複数の装置の実装形態に応じて上記
のようなスキニー合わせが必要であった。

この発明の目的は、装置間の接続経路における信号の遅
延により生じるタイミングスキューを自律的に整合させ
ることができるインターフェイス装置を提供することで
ある。

［課題を解決するための手段］ この発明にかかるインターフェイス装置は、第１の装置
から１または複数の第２の装置へのデータの伝送を制御
するインターフェイス装置であって、送信禁止信号発生
手段および送信許可信号発生手段を備える。第１の装置
は、１または複数の第２の装置へのデータの送出時に送
信信号を出力する。１または複数の第２の装置の各々は
、第１の装置からのデータの受信を完了したときに、受
信完了信号を出力する。送信禁止信号発生手段は、第１
の装置からの送信信号に応答して、第１の装置に、新た
なデータの送出を禁止する送信禁止信号を与える。送信
許可信号発生手段は、１または複数の第２の装置からの
受信完了信号のうち、最も遅い時点で発生された受信完
了信号に応答して、送信禁止信号に代えて、新たなデー
タの送出を許可する送信許可信号を第１の装置に与える
。

［作用］ この発明にかかるインターフェイス装置によれば、送信
禁止信号発生手段は、第１の装置からの送信信号に応答
して、第１の装置に送信禁止信号を与える。それにより
、第１の装置は、１または複数の第２の装置への新たな
データの送出を禁止される。送信許可信号発生手段は、
１または複数の第２の装置から最も遅く発生される受信
完了信号に応答して、第１の装置に送信許可信号を与え
る。それにより、第２の装置が新たなデータを受信する
ことができる状態となる。したがって、第１の装置と１
または複数の第２の装置との間の接続経路における信号
のタイミングスキューを自律的に整合させることが可能
となる。

［実施例〕 以下、この発明の実施例を図面を用いて詳細に説明する
。

第１図は、この発明の一実施例によるインターフェイス
装置の構成を示すブロック図である。第１図のインター
フェイス装置は、第１の情報処理装置Ａと第２の情報処
理装置Ｂとの間でのデータ伝送を制御する。

第１図において、第１の情報処理装置Ａには、データ伝
送路１０およびデータ伝送路２０が含まれる。データ伝
送路１０は、転送制御部１１、データ保持回路１２およ
びバッファ１３からなる。

データ伝送路２０は、転送制御部２１、データ保持回路
２２およびバッファ２３からなる。第２の情報処理装置
Ｂには、データ伝送路３０およびデ−夕伝送路４０が含
まれる。データ伝送路３ｏは、転送制御部３１、データ
保持回路３２およびバッファ３３からなる。データ伝送
路４０は、転送制御部４１、データ保持回路４２および
バッファ４３からなる。

データ伝送路２０における転送制御部２１とデータ伝送
路３０における転送制御部３１との間に、インターフェ
イス回路８０が設けられている。また、データ伝送路２
０におけるバッファ２３とデータ伝送路３０における転
送制御部３１との間にバッファ８１が設けられている。

データ保持回路１２に前段部（図示せず）がら与えられ
たデータは、データ保持回路２２に伝送される。データ
保持回路１２からデータ保持回路２２へのデータの伝送
は転送制御部１１により制御される。データ保持回路２
２が受けたデータは、データ保持回路３２に伝送される
。データ保持回路２２からデータ保持回路３２へのデー
タの伝送は、転送制御部２１およびインターフェイス回
路８０により制御される。データ保持回路３２が受けた
データは、データ保持回路４２に伝送される。

データ保持回路３２からデータ保持回路４２へのデータ
の伝送は転送制御部３１により制御される。

データ保持回路４２が受けたデータは後段部（図示せず
）に伝送される。データ保持回路４２から後段部へのデ
ータの伝送は転送制御部４１により制御される。この実
施例において伝送されるデータは、ｎビットのデータで
ある。

転送制御部１１には、前段部から送信信号Ｃ１０が与え
られる。送信信号Ｃ１０の立下がりに応答して、データ
保持回路１２に前段部からデータが与えられる。転送制
御部１１は、前段部にｒＬＪレベルの送信許可信号ＡＫ
ＩＯを与える。このｒＬＪレベルの送信許可信号ＡＫＩ
Ｏは、送信禁止状態を示している。転送制御部２１から
ｒＨＪレベルの送信許可信号ＡＫ２０が与えられると、
転送制御部１１は、ｒＬＪレベルの送信信号Ｃ２０をバ
ッファ１３を介してデータ保持回路１２および転送制御
部２１に与える。このｒＨＪレベルの送信許可信号ＡＫ
２０は、送信許可状態を示している。データ保持回路１
２は、送信信号Ｃ２０の立下がりに応答して、前段部か
ら与えられるデータをラッチして出力する。

次に、転送制御部２１は、インターフェイス回路８０か
らｒＨＪレベルの送信許可信号ＡＫ３１が与えられてい
るときには、送信信号Ｃ２０の立下がりに応答して、「
Ｌ」レベルの送信信号Ｃ３０をバッファ２３を介してデ
ータ保持回路２２に与えるとともに、バッファ２３およ
びバッファ８１を介して転送制御部３１に与える。デー
タ保持回路２２は、送信信号Ｃ３０の立下がりに応答し
て、データ保持回路１２から与えられるデータをラッチ
して出力する。転送制御部３１は、転送制御部４１から
ｒＨＪレベルの送信許可信号ＡＫ４０が与えられている
ときには、送信信号Ｃ３０の立下がりに応答して、ｒＬ
Ｊレベルの送信信号Ｃ４０をバッファ３３を介してデー
タ保持回路３２および転送制御部４１に与える。データ
保持回路３２は、送信信号Ｃ４０の立下がりに応答して
、データ保持回路２２から与えられるデータをラッチし
て出力する。同様にして、データ保持回路４２に与えら
れたデータは、後段部に伝送される。

インターフェイス回路８０のクロック端子ＣＰには、転
送制御部２１から送信信号Ｃ３０と逆極性の送信信号Ｃ
３１が与えられる。また、インターフェイス回路８０の
送信許可信号入力端子ＡＫｉには、転送制御部３１から
送信許可信号ＡＫ３０が与えられる。インターフェイス
回路８ｏは、転送制御部２１から与えられる送信信号Ｃ
３１がｒＨＪレベルに立上がると、転送制御部２１に与
える送信許可信号ＡＫ３１をｒＬＪレベル（禁止状態）
に立下げる。送信信号Ｃ３１の立上がりに応答して、転
送制御部２１から転送制御部３１に与えられる送信信号
Ｃ３０がｒＬＪレベルに立下がる。送信信号Ｃ３０の立
下がりに応答して、ブタ保持回路２２からデータ保持回
路３２にデータが伝送される。

送信信号Ｃ３０の「Ｌ」レベルへのｉ化は、バッファ８
１を介して転送制御部３１に伝達される。

バッファ２３と転送制御部３１との間にバッファ８１が
設けられているので、データ保持回路２２からのデータ
かデータ保持回路３２に到着する時刻よりもバッファ２
３からの送信信号Ｃ３０が転送制御部３１に到着する時
刻の方が遅くなる。転送制御部３１は、送信信号Ｃ３０
の立下がりに応答して、インターフェイス回路８０に与
える送信許可信号ＡＫ３０をｒＬＪレベルに立下げ、一
定時間経過後その送信許可信号ＡＫ３０をｒＨＪレベル
（許可状態）に立上げる。インターフェイス回路８０は
、送信許可信号ＡＫ３０の立上がりに応答して、転送制
御部２１に与える送信許可信号ＡＫ３１をｒＨＪレベル
（許可状態）に立上げる。

これにより、データ保持回路２２からデータ保持回路３
２への新たなデータの伝送が可能となる。

したがって、このように、第１図の実施例においては、
第１の情報処理装置Ａから第２の情報処理装置Ｂへのデ
ータの伝送が完了するまで、第１の情報処理装置Ａから
第２の情報処理装置Ｂへの新たなデータの伝送が禁止さ
れる。

第２図に転送制御部１］の詳細な回路構成を示す。

第２図に示すように、転送制御部１］は、ＮＡＮＤゲー
トＧＩ　　Ｇ２、インバータＧ３．Ｇ４、ＮＡＮＤゲー
トＧ５、およびインバータＧ６．Ｇ７を含む。送信信号
入力端子Ｃｉには前段部（図示せず）から送信信号ＣＩ
Ｏが与えられ、送信許可信号出力端子ＡＫＯからは送信
許可信号ＡＫＩＯが出力される。送信信号出力端子ＣＯ
からは送信信号Ｃ２０が出力され、送信許可信号入力端
子ＡＫｉには次段の転送制御部２１（第１図）から送信
許可信号ＡＫ２０が与えられる。

次に、第２図の転送制御部１１の動作を第３図および第
４図のタイミングチャートを参照しながら説明する。

第３図は次段のデータ伝送路が空状態の場合の動作を説
明するためのタイミングチャートである。

次段のデータ伝送路が空状態のときには、次段の転送制
御部からｒＨＪレベルの送信許可信号ＡＫ２０が与えら
れる。そのため、送信許可信号式内端子ＡＫｉの電位は
ｒＨＪレベルとなっている。

前段部から与えられる送信信号ＣＩＯがｒＬＪレベルに
立下がると、送信信号入力端子Ｃｉの電位がｒＬＪ　レ
ベルに変化する。これにより、ＮＡＮＤゲートＧ２の出
力がｒＨＪレベルとなる。その結果、インバータＧ４の
出力がｒＬＪレベルとなり、送信許可信号出力端子ＡＫ
Ｏから出力される送信許可信号ＡＫＩＯがｒＬＪレベル
に立下がる。

一方、ＮＡＮＤゲートＧ５の出力がｒＬＪレベル、イン
バータＧ３の出力がｒＨＪレベルとなる。このとき、送
信許可信号入力端子ＡＫｉの電位はｒＨＪレベルとなっ
ているので、ＮＡＮＤゲートＧ１の出力がｒＬＪレベル
に立下がる。これにより、送信信号出力端子ＣＯから出
力される送信信号Ｃ２０がｒＬＪレベルに立下がる。

送信信号Ｃ２０を受ける次段の転送制御部２］（第１図
）は、送信信号Ｃ２０の立下がりに応答して、転送制御
部１１に与える送信許可信号ＡＫ２０をｒＬＪレベルに
立下げる。したがって、転送制御部１１の送信許可信号
入力端子ＡＫｉの電位がｒＬＪレベルに立下がる。一方
、ＮＡＮＤゲートＧｌの出力のｒＬＪレベルへの立下が
りに応答して、ＮＡＮＤゲートＧ５の出力がｒＨＪレベ
ル、インバータＧ３の出力が「Ｌ」レベルとなる。

そのため、ＮＡＮＤゲートＧ１の出力が再びｒＨＪレベ
ルに立上がる。これにより、送信信号Ｃ２０が再びｒＨ
Ｊレベルに立上がる。このように、送信信号Ｃ２０はｒ
ＬＪレベルに立下がった後一定時間経過後ｒＨＪレベル
に立上がる。

一方、前段部から与えられる送信信号Ｃ１０は、一定時
間の経過後ｒＨＪレベルに立上がる。そのため、ＮＡＮ
Ｄゲー）Ｇ２の出力がｒＬＪレベルに立下がり、インバ
ータＧ４の出力がｒＨＪレベルに立上がる。それにより
、送信許可信号ＡＫＩＯが再びｒＨＪレベルに立上がる
。

上記のように、次段の転送制御部から与えられる送信許
可信号ＡＫ２０が許可状態（「Ｈ」レベル）である場合
には前段部から与えられる送信信号Ｃ］−０の立下がり
に応答して、前段部に与える送信許可信号ＡＫＩＯが禁
止状態（「Ｌ」レベル）になり、さらに一定時間経過後
次段の転送制御部に与える送信信号Ｃ２０がｒＬＪレベ
ルに立下がる。

送信信号Ｃ２０の立下がりに応答して、データ保持回路
１２（第１図）の入力端子に与えられるデータが、ラッ
チされて出力端子から出力される。

すなわち、データ伝送路１０からデータ伝送路２０ヘデ
ータが伝送される。

次に、第４図は次段のデータ伝送路が詰まり状態である
場合の動作を説明するためのタイミングチャートである
。

この場合、次段の転送制御部から与えられる送信許可信
号ＡＫ２０は、ｒＬＪレベルとなっている。前段部から
与えられる送信信号ＣＩＯがｒＬＪレベルに立下がると
、ＮＡＮＤゲートＧ２の出力がｒＨＪレベルとなり、イ
ンバータＧ４の出力がｒＬＪレベルに立下がる。これに
より、送信許可信号出力端子ＡＫＯから出力される送信
許可信号ＡＫＩＯがｒＬＪレベルに立下がる。次段の転
送制御部から与えられる送信許可信号ＡＫ２０かｒＬＪ
レベル（禁止状態）のときには、ＮＡＮＤゲートＧ１の
出力はｒＨＪレベルとなっている。

したがって、送信許可信号ＡＫ２０がｒＬＪレベルであ
る限り次段の転送制御部２１に与えられる送信信号Ｃ２
０はｒＨＪレベルを保持する。そのため、データ伝送路
］０からデータ伝送路２０（第１図参照）へはデータが
伝送されない。

次段の転送制御部から与えられる送信許可信号ＡＫ２０
がｒＨＪレベルに立上がると、ＮＡＮＤゲートＧ１の出
力が「Ｌ」レベルに立下がる。これにより、次段の転送
制御部に与えられる送信信号Ｃ２０がｒＬＪレベルに立
下がる。送信信号Ｃ２０の立下がりに応答して、データ
保持回路１２に与えられるデータがラッチされて出力さ
れる（第１参照）。

一方、次段の転送制御部は、転送制御部１１から与えら
れる送信信号Ｃ２０の立下がりに応答して、一定時間経
過後、転送制御部１１に与える送信許可信号ＡＫ２０を
ｒＬＪレベルに立下げる。

なお、次段の転送制御部から与えられる送信許可信号Ａ
Ｋ２０の立上がりに応答して、一定時間経過後、前段部
に与える送信許可信号ＡＫＩＯがｒＨＪ　レベルに立上
がる。

」二記のように、次段の転送制御部から与えられる送信
許可信号ＡＫ、２０が禁止状態（「Ｌ」レベル）である
ときには、次段の転送制御部に与える送信信号Ｃ２０は
ｒＬＪレベルに立下がらない。

すなわち、次段のデータ伝送路２ｏが詰まり状態である
ときには、データ伝送路１ｏがらデータ伝送路２０ヘデ
ータは伝送されない。

ナオ、転送ＮＵ＠Ｎ　２１　、　３１　、４１（７）構
成も、第２図に示される構成と同様である。

第５図は、第１図に示されるインターフェイス回路８０
の構成を示す回路図である。

インターフェイス回路８０は、Ｄタイプフリップフロッ
プ８２．８３、ＡＮＤゲートＧｌｉ、Ｇ１２およびイン
バータＧ１３を含む。送信許可信号ＡＫ３０を受ける送
信許可信号入力端子ＡＫｉは、Ｄタイプフリップフロッ
プ８３のクロック端子ＣＰに接続されかつインバータＧ
１３を介してＡＮＤゲー）Ｇ１２の一方の入力端子に接
続されている。マスターリセット信号ＭＲを受けるリセ
ット端子Ｒは、ＡＮＤゲートＧ１２の他方の入力端子お
よびＡＮＤゲートＧｌｌの一方の入力端子に接続されて
いる。ＡＮＤゲートＧ１２の出力端子は、Ｄタイプフリ
ップフロップ８３のリセット端子Ｒに接続されている。

Ｄタイプフリップフロップ８３の出力端子Ｑは、ＡＮＤ
ゲートＧｌｌの他方の入力端子に接続されている。ＡＮ
ＤゲートＧｌｌの出力端子はＤタイプフリップフロップ
８２のリセット端子Ｒに接続されている。送信信号Ｃ３
１を受けるクロック端子ＣＰは、Ｄタイプフリップフロ
ップ８２のクロック端子ＣＰに接続されている。Ｄタイ
プフリップフロップ８２の出力端子Ｑは、送信許可信号
出力端子ＡＫＯに接続されている。送信許可信号出力端
子ＡＫＯからは送信許可信号ＡＫ３１か出力される。Ｄ
タイプフリップフロップ８２および８３の入力端子りに
は電源電位ＶＣＣが与えられる。

次に、第６図のタイミングチャートを参照しながら第５
図のインターフェイス回路の動作について説明する。

転送制御部２１（第１図）から与えられる送信信号Ｃ３
１の立上がりに応答して、送信許可信号ＡＫ３１がｒＬ
Ｊレベル（禁止状態）に立下がる。

次に、転送制御部３１（第１図）から与えられる送信許
可信号ＡＫ３０がｒＬＪレベル（禁止状態）に立下がる
と、ＡＮＤゲートＧ１２からＤタイプフリップフロップ
８３に与えられるリセット信号Ｒ８３がｒＨＪレベルに
立上がる。その後、送信許可信号ＡＫ３０がｒＨＪレベ
ル（許可状態）に立上がる。送信許可信号ＡＫ３０の立
上がりに応答して、Ｄタイプフリップフロップ８３から
出力される出力信号Ｑ８３がｒＬＪレベルに立下がる。

それにより、ＡＮＤゲートＧｌｌの出力が「Ｌ」レベル
に立下がり、Ｄタイプフリップフロップ８２がリセット
される。その結果、送信許可信号ＡＫ３１がｒＨＪレベ
ル（許可状態）に立上がる。

一方、送信許可信号ＡＫ３０の立上がりに応答して、イ
ンバータＧ１Ｂの出力がｒＬＪレベルに立下がり、ＡＮ
ＤゲートＧ１２から出力されるリセット信号Ｒ８３がｒ
ＬＪレベルに立下がる。その結果、Ｄタイプフリップフ
ロップ８３がリセットされ、出力信号Ｑ８３が「Ｈ」レ
ベルに立上がる。

このように、インターフェイス回路８０は、転送制御部
２１から与えられる送信信号Ｃ３１の立上がりに応答し
て、その転送制御部２１に与える送信許可信号ＡＫ３１
をｒＬＪレベルにし、転送制御部３１から与えられる送
信許可信号ＡＫ３０がｒＨＪレベルに立上がるまで、送
信許可信号ＡＫ３１をｒＬＪレベルに保持する。

第７図は、この発明の他の実施例によるインタフェイス
装置の構成を示すブロック図である。

第７図の実施例のインターフェイス装置は、第１の情報
処理装置Ａから第２の情報処理装置Ｂおよび第３の情報
処理装置Ｃへのデータの伝送を制御する。

第１の情報処理装置Ａにはデータ伝送路１０およびデー
タ伝送路２０が含まれる。データ伝送路１０およびデー
タ伝送路２０の構成は、第１図に示される構成と同様で
ある。情報処理装置Ｂにはデータ伝送路３０およびデー
タ伝送路４０が含まれる。データ伝送路３０には、第１
図に示される転送制御部３１の代わりに転送制御部３１
ａが設けられている。データ伝送路３０のその他の構成
およびデータ伝送路４０の構成は、第１図に示される構
成と同様である。第３の情報処理装置Ｃには、データ伝
送路６０およびデータ伝送路７０が含まれる。データ伝
送路６０は、転送制御部６１、データ保持回路６２およ
びバッファ６３からなり、データ伝送路７０は、転送制
御部７１、データ保持回路７２およびバッファ７３から
なる。転送制御部６１および７１の構成は、第２図に示
される転送制御部１１の構成と同様である。この実施例
においては、第１図のインターフェイス回路８０の代わ
りにインターフェイス回路８５が設けられている。

データ保持回路１２に前段部（図示せず）から与えられ
たデータは、データ保持回路２２に伝送される。データ
保持回路２２が受けたデータは、データ保持回路６２に
のみ伝送されるか、または、データ保持回路３２および
データ保持回路６２の両方に伝送される。

この実施例において伝送されるデータは、第８図に示す
ように、ｎビットの第１ワードＤ１およびｎビットの第
２ワードＤ２からなるパケットデータである。パケット
データの第１ワードＤ１にはｍビットの識別子が含まれ
る。識別子は、そのパケットデータが第３の情報処理装
置Ｃのみに伝送されるべきかまたは第２の情報処理装置
Ｂおよび第３の情報処理装置Ｃの両方に伝送されるべき
かを示している。パケットデータの第１ワードＤ１およ
び第２ワードＤ２は、連続的に伝送される。

第１の情報処理装置Ａには、さらに分岐先指定ビット発
生部９１、比較器からなる比較判定論理部９２、Ｄタイ
プフリップフロップからなる制御部９３、Ｄタイプフリ
ップフロップからなる分周器９４、およびバッファ９５
が設けられている。

転送制御部１１には、前段部から送信信号Ｃ１０が与え
られる。送信信号ＣＩＯの立下がりに応答して、データ
保持回路１２に前段部からパケットデータの第１ワード
Ｄ１が与えられる。転送制御部１１は、前段部に「Ｌ」
レベル（禁止状態）の送信許可信号ＡＫＩＯを与える。

転送制御部２１からｒＨＪレベル（許可状態）の送信許
可信号ＡＫ２０が与えられると、転送制御部１１は、ｒ
ＬＪレベルの送信信号Ｃ２０をバッファ１３を介してデ
ータ保持回路１２および転送制御部２１に与える。デー
タ保持回路１２は、送信信号Ｃ２０の立下がりに応答し
て、前段部から与えられるパケットデータの第１ワード
Ｄ１をラッチして出力する。

一方、分岐先指定ビット発生部９１は、所定の分岐先指
定ピッ）ＢＲを発生するよう、に予め設定されている。

比較判定論理部９２は、データ保持回路１２から出力さ
れるパケットデータの第１ワードＤ１に含まれる識別子
を、分岐先指定ビット発生部９１から与えられる分岐先
指定ピッ）ＢＲと比較し、それらが一致する場合にはｒ
ＬＪレベルのマツチ信号Ｍを出力し、それらが一致しな
い場合にはｒＨＪレベルのマツチ信号Ｍを出力する。

そのマツチ信号Ｍは制御部９３の入力端子りに与えられ
る。

分周器９４は、転送制御部１１からバッファ１３を介し
て与えられる送信信号Ｃ２０を２分周し、その分周した
信号をクロック信号Ｃ２１として制御部９３のクロック
端子ＣＰに与える。クロック信号Ｃ２１は、転送制御部
１１からの送信信号Ｃ２０が２回立下がるごとに、１回
立下がる。すなわち、クロック信号Ｃ２１は、データ保
持回路１２を２ワードが通過するごとにｒＨＪレベルか
らｒＬＪレベルに立下がる。制御部９３は、クロック信
号Ｃ２１の立下がりに応答して、入力端子りに与えられ
るマツチ信号Ｍの反転信号を制御信号ＢＥＮとして反転
出力端子Ｑから出力する。

制御信号ＢＥＮがｒＨＪレベルのときには、バッファ９
５が非導通状態になりかつ転送制御部３１が非活性状態
となる。逆に、制御信号ＢＥＮがｒＬＪレベルのときに
は、バッファ９５が導通状態になりかつ転送制御部３１
が活性状態となる。

すなわち、パケットデータの第１ワードＤ１に含まれる
識別子が分岐先指定ビットＢＲと一致する場合には、デ
ータ保持回路２２はデータ保持回路６２にのみ接続され
る。逆に、パケットデータの第１ワードＤ１に含まれる
識別子が分岐先指定ビットＢＲと一致しない場合には、
データ保持回路２２はデータ保持回路３２およびデータ
保持回路６２の両方に接続される。なお、初期状態にお
いて、「Ｌ」レベルのマスクリセット信号ＭＲが制御部
９３のリセット端子Ｒに与えられると、制御信号ＢＥＮ
はｒＨＪレベルとなる。したがって、初期状態において
は、データ保持回路２２はブタ保持回路６２にのみ接続
される。

次に、転送制御部２１は、インターフェイス回路８５か
らｒＨＪレベルの送信許可信号ＡＫ３１が与えられてい
るときには、送信信号Ｃ２０の立下がりに応答して、「
Ｌ」レベルの送信信号Ｃ３０をバッファ２３を介してデ
ータ保持回路２２に与える。また、転送制御部２１は、
その送信信号Ｃ３０をバッファ２３およびバッファ８６
を介して転送制御部３１ａに与えるとともに、バッファ
２３およびバッファ８７を介して転送制御部６１に与え
る。データ保持回路２２は、送信信号Ｃ３０の立下がり
に応答して、データ保持回路１２から与えられるパケッ
トデータの第１ワードＤ１をラッチして出力する。パケ
ットデータの第２ワードＤ２も同様にして、第１ワード
Ｄ１に引き続いて、データ保持回路１２にラッチされて
出力される。

制御信号ＢＥＮがｒＨＪレベルのときには、データ保持
回路２２から出力されるパケットデータの第１ワードＤ
１は、データ保持回路６２にのみ与えられる。これを分
岐と呼ぶ。転送制御部６１は、送信信号Ｃ３０の立下が
りに応答して、「Ｌ」レベルの送信信号Ｃ７０をバッフ
ァ６３を介してデータ保持回路６２および転送制御部７
１に与える。データ保持回路６２は、送信信号Ｃ７０の
立下がりに応答して、データ保持回路２２から与えられ
るパケットデータの第１ワードＤ１をラッチして出力す
る。パケットデータの第２ワードＤ２も同様にして、デ
ータ保持回路２２にラッチされて出力される。このとき
、制御信号ＢＥＮはｒＨＪレベルに保持されているので
、データ保持回路２２から出力されたパケットデータの
第２ワードＤ２はデータ保持回路６２にのみ与えられる
。ブタ保持回路６２から出力されたパケットデータの第
１ワードＤ１は、同様にして、データ保持回路７２にラ
ッチされて出力される。また、データ保持回路２２から
出力されたパケットデータの第２ワードＤ２は、同様に
して、データ保持回路６２にラッチされて出力される。

ＮがｒＬＪレベルの場合には、データ保持回路２２から
出力されたパケットデータの第１ワードＤ１はデータ保
持回路３２およびデータ保持回路６２の両方に与えられ
る。これを分流と呼ぶ。ブタ保持回路３２に与えられた
パケットデータの第１ワードＤ１は、データ保持回路３
２にラッチされて出力され、その後、データ保持回路４
２にうツチされて出力される。同様に、データ保持回路
６２に与えられたパケットデータの第１ワードＤ１は、
データ保持回路６２にラッチされて出力され、その後、
データ保持回路７２にラッチされて出力される。パケッ
トデータの第２ワードＤ２も同様にして、データ保持回
路２２を介してデータ保持回路３２およびデータ保持回
路６２に与えられ、その後、データ保持回路４２および
データ保持回路７２にそれぞれ与えられる。

インターフェイス回路８５は、転送制御部２１から与え
られる送信信号Ｃ３１の立上がりに応答して、転送制御
部２１に与える送信許可信号ＡＫ３１を「Ｌ」レベル（
禁止状態）に立下げる。その後、転送制御部３１ａから
与えられる送信許可信号ＡＫ３０および転送制御部６１
から与えられる送信許可信号ＡＫ６０が共にｒＨＪレベ
ルに立上がった時点で、転送制御部２１に与える送信許
可信号ＡＫ３１をｒＨＪレベル（許可状態）に立上げる
。

したがって、第１の情報処理装置Ａと第２の情報処理装
置Ｂとの間の接続経路における信号の伝達時間と、第１
の情報処理装置Ａと第２の情報処理装置Ｂとの間の接続
経路における信号の伝達時間とが異なる場合でも、それ
らの接続経路における信号のタイミングスキューを自律
的に整合させることが可能となる。

第９図は、第７図に示される転送制御部３１ａの詳細な
構成を示す回路図である。

第９図の転送制御部３１ａにおいては、ＯＲゲートＧ９
がさらに設けられている。ＯＲゲートＧ９の一方の入力
端子は送信信号入力端子Ｃｉに接続されており、他方の
入力端子は制御信号入力端子ｂｅｎに接続されている。

送信信号入力端子Ｃ１には転送制御部２１（第７図）か
ら送信信号Ｃ３０が与えられる。制御信号入力端子ｂｅ
ｎには制御部９３（第７図）から制御信号ＢＥＮが与え
られる。送信許可信号出力端子ＡＫＯからは送信許可信
号ＡＫ３０が出力される。また、送信信号出力端子ＣＯ
からは送信信号Ｃ４０が出力され、送信許可信号入力端
子ＡＫｉには、次段の転送料御部４１（第７図）から送
信許可信号ＡＫ４０が与えられる。その他の部分の構成
は、第２図の転送制御部１１の構成と同様である。

第９図の転送制御部３１ａの動作に関しては、第３図お
よび第４図における送信信号Ｃ１０の波形が、ＯＲゲー
トＧ９の出力の波形に相当する。

したがって、制御信号ＢＥＮがｒＬＪレベルのときに、
第３図および第４図に示される動作が行なわれる。

第１０図は、第７図に示されるインターフェイス回路８
５の詳細な構成を示す回路図である。

第１０図のインターフェイス回路８５の構成は、ＡＮＤ
ゲートＧ１５がさらに設けられていることを除いて、第
５図のインターフェイス回路８０の構成と同様である。

ＡＮＤゲートＧ１５の一方の入力端子は転送制御部３１
ａ（第７図）から与えられる送信許可信号ＡＫ３０を受
ける送信許可信号入力端子ＡＫｉｌに接続され、他方の
入力端子は転送制御部６１（第７図）から与えられる送
信許可信号Ａ　Ｋ　６０を受ける送信許可信号入力端子
ＡＫｉ２に接続されている。ＡＮＤゲートＧ１５の出力
端子はＤタイプフリップフロップ８３のクロック端子Ｃ
ＰおよびインバータＧ１３の入力端子に接続されている
。

次に、第１１図のタイミングチャートを参照しながら第
１０図のインターフェイス回路８５の動作について説明
する。

まず、転送制御部２１（第７図）から与えられる送信信
号Ｃ３１の立上がりに応答して、転送制御部２１に与え
る送信許可信号ＡＫ３１がｒＬＪレベル（禁止状態）に
立下がる。次に、転送制御部３１ａ（第７図）から与え
られる送信許可信号ＡＫ３０および転送制御部６１（第
７図）から与えられる送信許可信号ＡＫ６０かｒＬＪレ
ベルに立下がる。ここでは、送信許可信号ＡＫ３０が送
信許可信号ＡＫ６０よりも早く立下がると仮定する。そ
れにより、ＡＮＤゲートＧ１５の出力ｒＬＪレベルに立
下がる。その結果、ＡＮＤゲートＧ１２から出力される
リセット信号Ｒ８３がｒＨＪレベルに立上がる。

その後、送信許可信号ＡＫ３０および送信許可信号ＡＫ
６０がｒＨＪレベルに立上がる。ここでは、送信許可信
号ＡＫ６０が送信許可信号ＡＫ３０よりも遅く立上がる
と仮定する。送信許可信号ＡＫ６０の立上がりに応答し
て、ＡＮＤゲートＧ１５の出力がｒＨＪレベルに立上が
る。それにより、Ｄタイプフリップフロップ８３からの
出力信号Ｑ８ＢがｒＬＪレベルに立下がる。出力信号Ｑ
８３の立下がりに応答して、ＡＮＤゲートＧ１１の出力
がｒＬＪレベルに立下がる。その結果、Ｄタイプフリッ
プフロップ８２がリセットされ、送信許可信号ＡＫ３１
がｒＨＪレベル（許可状態）に立上がる。

一方、送信許可信号ＡＫ６０の立上がりに応答して、イ
ンバータＧ１３の出力が「Ｌ」レベルに立下がり、ＡＮ
ＤゲートＧ１２から出力されるリセット信号Ｒ８３がｒ
ＬＪレベルに立下がる。その結果、Ｄタイプフリップフ
ロップ８３がリセットされ、出力信号Ｑ８３がｒＨＪレ
ベルに立上がる。

このように、インターフェイス回路８５は、送信信号Ｃ
３１の立上がりに応答して、送信許可信号ＡＫ３１をｒ
ＬＪレベルに立下げ、その後、送信許可信号ＡＫ３０お
よび送信許可信号ＡＫ６０の両方がｒＨＪレベルに立下
がった時点で送信許可信号ＡＫ３１をｒＨＪレベルに立
上げる。

したがって、データ保持回路２２からデータ保持回路３
２およびデータ保持回路６２の一方または両方にデータ
が送出された後、転送制御部３１ａおよび転送制御部６
１の両方がデータを受信することが可能な状態になるま
で、データ保持回路２２からデータ保持回路３２および
６２への新たなデータの伝送が禁止される。

上記実施例のインターフェイス装置は、たとえば複数の
データフロー型情報処理装置間のデータ伝送に適用され
る。第１２図はデータフロー型情報処理装置の構成の一
例を示すブロック図である。

また、第１３図はその情報処理装置により処理されるデ
ータパケットのフィールド構成の一例を示す図である。

第１２図および第１３図を参照してデータフロー型情報
処理装置の構成と概略の動作について説明する。第１３
図のデータパケットの行先フィールドには行先情報が格
納され、命令フィールドには命令情報が格納され、デー
タ１フイールドまたはデータ２フイールドにはオペラン
ドデータが格納される。行先フィールドおよび命令フィ
ールドが第８図に示される第１ワードＤ１に相当し、デ
ータ１フイールドおよびデータ２フイールドが第８図に
示される第２ワードＤ２に相当する。第８図に示される
ｍビットの識別子は、行先情報に含まれる。

第１２図において、プログラム記憶部１００は、プログ
ラムメモリ（図示せず）を含み、そのプログラムメモリ
には、第１４図に示すように、複数の行先情報および複
数の命令情報からなるデータフロープログラムが記憶さ
れている。プログラム記憶部１００は、データパケット
の行先情報に基づくアドレス指定によって行先情報およ
び命令情報を読出し、それらの情報をデータパケットの
行先フィールドおよび命令フィールドに格納し、そのデ
ータパケットを出力する。

対データ検出部２００はプログラム記憶部１００から出
力されるデータパケットの待合わせを行なう。すなわち
、対データ検出部２００は、同じ行先情報を有する２つ
のデータパケットを検出し、一方のデータパケットのオ
ペランドデータを他方のデータのパケットの所定のデー
タフィールドに格納し、その他方のデータパケットを出
力する。

なお、このとき、上記一方のデータパケットは消滅する
。

演算処理部３００は、対データ検出部２００から出力さ
れるデータパケットの命令情報を解読し、それらの２つ
のオペランドデータに対して所定の演算処理を施し、そ
の結果をデータパケットのデータフィールドに格納し、
そのデータパケットを分岐部４００に出力する。

分岐部４００は、データパケットの行先情報に基づいて
そのデータパケットを内部データバッファ５００または
外部データメモリ６００に出力する。内部データバッフ
ァ５００および外部データメモリ６００から出力される
データパケットは合流部７００に与えられ、合流部７０
０はそれらのデータパケットを先着順にプログラム記憶
部１００に与える。

第１２図に示されたデータフロー型情報処理装置におい
ては、データパケットが、プログラム記憶部１００、対
データ検出部２００、演算処理部３００、分岐部４００
、内部データバッファ５００または外部データメモリ６
００、合流部７００・・・のように順に回り続けること
により、プログラム記憶部１００に記憶されたプログラ
ムに基づく演算処理が進行する。

上記実施例のインターフェイス装置は、たとえば１つの
データフロー型情報処理装置の分岐部と他のデータフロ
ー型情報処理装置の合流部との間に設けられる。

なお、この発明のインターフェイス装置は、ブタフロー
型情報処理装置間のデータ伝送に限らず、各種情報処理
装置間のデータ伝送、その他の装置間のデータ伝送にも
広く用いることができる。

［発明の効果］ 以上のようにこの発明によれば、複数の装置間の接続経
路における信号のタイミングスキューを自律的に整合さ
せることが可能となる。したがって、複数の装置間で信
頼性の高いデータ伝送を経済的に実現することができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例によるインターフェイス装
置の構成を示すブロック図である。第２図は第１図に含
まれる転送制御部の構成を示す回路図である。第３図は
次段のデータ伝送路が空状態である場合の転送制御部の
動作を説明するためのタイミングチャートである。第４
図は次段のデータ伝送路が詰まり状態である場合の転送
制御部の動作を説明するためのタイミングチャートであ
る。第５図は第１図に示されるインターフェイス回路の
構成を示す回路図である。第６図は第５図のインターフ
ェイス回路の動作を説明するためのタイミングチャート
である。第７図はこの発明の他の実施例によるインター
フェイス装置の構成を示すブロック図である。第８図は
第７図の実施例において伝送されるパケットデータの構
成を示す図である。第９図は第７図に示される転送制御
部の構成を示す回路図である。第１０図は第７図に示さ
れるインターフェイス回路の構成を示す回路図である。 第１１図は第１０図のインターフェイス回路の動作を説
明するためのタイミングチャートである。第１２図はこ
の発明のインターフェイス装置が適用されるデータフロ
ー型情報処理装置の構成を示すブロック図である。第１
３図は第１２図のデータフロー型情報処理装置の各部分
を巡回するデータパケットの構成を示す図である。第１
４図は第１２図のデータフロー型情報処理装置のプログ
ラム記憶部に記憶されるデータフロープログラムを示す
図である。 図において、１０，２０，３０，４０，６０゜７０はデ
ータ伝送路、１１，２１，３１．．４１゜６１．７１は
転送制御部、１２．　２２．　３２．４２．６２．７２
はデータ保持回路、８０．８５はインターフェイス回路
、８１，８６．８７はバッファ、Ａは第１の情報処理装
置、Ｂは第２の情報処理装置、Ｃは第３の情報処理装置
を示す。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 第１の装置から１または複数の第２の装置へのデータの
   伝送を制御するインターフェイス装置であって、 前記第１の装置は、前記１または複数の第２の装置への
   データの送出時に送信信号を出力し、前記１または複数
   の第２の装置の各々は、前記第１の装置からのデータの
   受信を完了したときに受信完了信号を出力し、 前記第１の装置からの前記送信信号に応答して、前記第
   １の装置に、新たなデータの送出を禁止する送信禁止信
   号を与える送信禁止信号発生手段、および 前記１または複数の第２の装置からの前記受信完了信号
   のうち最も遅い時点で発生された受信完了信号に応答し
   て、前記送信禁止信号に代えて、新たなデータの送出を
   許可する送信許可信号を前記第１の装置に与える送信許
   可信号発生手段を備えた、インターフェイス装置。