JP2652079B2

JP2652079B2 - データ伝送装置

Info

Publication number: JP2652079B2
Application number: JP21337190A
Authority: JP
Inventors: 学小野崎
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1990-08-09
Filing date: 1990-08-09
Publication date: 1997-09-10
Anticipated expiration: 2012-09-10
Also published as: JPH0496448A; US5268902A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、データ伝送装置に関し、特にデータ伝送
路のパケットの流れを制御するためのデータ伝送装置に
関する。

［従来の技術］データフロー型情報処理装置のようなデータ処理装置
には、たとえば特開平２−1667号公報に示された、自己
同期回路からなるデータ伝送回路を複数個直列に接続す
ることにより形成したデータ伝送路が用いられているも
のがある。たとえば、並列に設けられた２つの入力側デ
ータ伝送路を流れるパケットを到着順に１つの出力側デ
ータ伝送路に伝送する場合や、同一のメモリに関する読
出操作および書込操作をパケットの到着順に行なう場
合、調停部が設けられる。この調停部にはパケットが到
着したことを示す信号が与えられ、その調停部は先にこ
の信号を発生した側に送信許可信号を与える。また、複
数のパケットを一体として取扱う必要がある場合には、
語数計数部が設けられる。語数計数部は、所定の数のパ
ケットが連続的に伝送されるように調停を行なう。

従来のデータ伝送装置の一例を第16図に示す。

この例は、特開平２−1667号公報に開示されたものに
相当する。第16図において、直列に接続されたデータ伝
送回路90および100などからなる入力側のデータ伝送路
と、直列に接続されたデータ伝送回路190、200などから
なるもう一方の入力側のデータ伝送路とが並列に設けら
れている。データ伝送回路90、100、190、200は、図４
に示され後述される、本願発明の実施例のデータ伝送回
路10と同じ構成である。したがってその構成については
ここでは述べず、動作についてのみ述べる。後述する後
段のデータ伝送回路300についても同様である。データ
伝送回路100は、前段のデータ伝送回路90に送信許可信
号AK100を与え、そのデータ伝送回路90から送信信号C10
0を受ける。また、データ伝送回路100は、調停部500か
ら送信許可信号AK301を受け、出力側のデータ伝送回路3
00に送信信号C301を与える。同様に、データ伝送回路20
0は、前段のデータ伝送回路90に送信許可信号AK200を与
え、そのデータ伝送回路190から送信信号C200を受け
る。また、データ伝送回路200は、調停部500から送信許
可信号AK302を受け、出力側のデータ伝送回路300に送信
信号C302を与える。データ伝送回路190の動作も同様で
ある。語数計数部400は、データ伝送回路100,200からそ
れぞれ送信許可信号AK100,200を受け、調停部500に送信
許可信号AK101,AK201を与える。調停部500は出力側のデ
ータ伝送回路300から送信許可信号AK300を受ける。

データ伝送回路100は、送信許可信号AK301が許可状態
であるときに、入力されているｎビットのデータDATA1
を送信信号C100に応答して保持し、出力する。同様に、
データ伝送回路200は、送信許可信号AK302が許可状態で
あるときに、入力されているｎビットのデータDATA2を
送信信号C200に応答して保持し、出力する。

なお、データ伝送回路90は、上述のデータ伝送回路10
0の説明において、「送信許可信号AK100」を「送信許可
信号AK90」に、「送信信号C100」を「送信信号C90」
に、「送信許可信号AK301」を「送信許可信号AK100」
に、「送信信号C301」を「送信信号C100」と読替えれ
ば、データ伝送回路100と全く同様の動作を行なう。ま
たデータ伝送回路190は、同様に「送信許可信号AK200」
を「送信許可信号AK190」に、「送信信号C200」を「送
信信号C190」に、「送信許可信号AK302」を「送信許可
信号AK200」に、「送信信号C302」を「送信信号C200」
に読替えれば、データ伝送回路200と全く同様の動作を
行なう。

これらデータ伝送回路での送信許可信号、送信信号の
発生タイミングについては、本願発明の実施例の説明中
で詳細に行なうことにする。

語数計数部400は、送信許可信号AK100に基づいて、デ
ータ伝送回路100からデータ伝送回路300に伝送されるパ
ケットの数をカウントし、送信許可信号AK101を出力す
る。また、語数計数部400は、送信許可信号AK200に基づ
いて、データ伝送回路200からデータ伝送回路300に伝送
されるパケットの数をカウントし、送信許可信号AK201
を発生する。調停部500は、送信許可信号AK300が許可状
態であるときに、パケットの到着順に従って、送信許可
信号AK301,AK302の一方を許可状態にし、他方を禁止状
態にする。調停部500は、送信許可信号AK101,AK102に応
答して、所定の数のパケットがデータ伝送回路100,200
の一方から連続的にデータ伝送回路300に伝送されるま
で、送信許可信号AK301,AK302の状態を維持する。

このようにして、所定の数のパケットが、到着順にデ
ータ伝送回路100,200のいずれか一方からデータ伝送回
路300に連続的に伝送される。なお、特開平２−1667号
公報においては、この「所定の数」は予め固定されたも
のである。

［発明が解決しようとする課題］上記の従来のデータ伝送装置においては、連続的に伝
送されるべきパケットの数は語数計数部400の構成によ
り予め決定されているので、一体として取扱うべきパケ
ットの数は常に一定である。したがって、一体として取
扱うべきパケットの数が変化する場合には、ダミーパケ
ットを付加することによりパケットの数を所定の数に揃
えるなどの工夫をする必要がある。しかし、そうした場
合には、ダミーパケットという、本来不必要なパケット
が増加し、データ伝送装置の処理効率の低下を招く恐れ
がある。

この発明の目的は、一体として取扱うべきパケットの
数が変化しても、不必要なパケットを増加させることな
く、効率良くパケットの流れを制御することができるデ
ータ伝送装置を提供することである。

［課題を解決するための手段］この発明に係るデータ伝送装置は、複数のデータ伝送
路、調停手段および制御手段を備える。複数のデータ伝
送路は並列に設けられ、パケットをそれぞれ伝送する。
調停手段は、複数のデータ伝送路を流れるパケットを受
け、到着順に後段部に伝送する。伝送路のうち少なくと
も１つの上を流れるパケットは連続的に伝送されるべき
パケットの数に関する情報を有する。制御手段は、複数
のデータ伝送路のうち、上記した少なくとも１つのデー
タ伝送路を流れるパケットの情報に基づいて、そのデー
タ伝送路から後段部に連続的に伝送されるパケットの数
を動的に変化させるように、調停手段を制御する。

［作用］この発明に係るデータ伝送装置においては、データ伝
送路のうちの少なくとも１つを流れるパケットから一体
として取扱うべきパケットの数に関する情報が制御手段
に与えられ、制御手段は、その情報に基づいて一体とし
て伝送されるパケットの数を動的に変化させるように、
調停手段を制御する。したがって、一体として取扱うべ
きパケットの数が変化する場合でも、不必要なパケット
を増加させることなく、効率良くパケットの流れを制御
することが可能となる。

［実施例］以下、この発明の実施例を図面を参照しながら詳細に
説明する。

第１図は、この発明の一実施例によるデータ伝送装置
の構成を示すブロック図である。

このデータ伝送装置は、異なるデータ伝送路から入力
されるパケットに従ってメモリ制御部内の１つのメモリ
をアクセスする装置に対して適用されたものである。メ
モリへの書込のためのパケットが大きなデータを持ち得
るのに対し、読出すためのパケットは通常は読出アドレ
スのみという小さなデータを持てばよい。こうした装置
では、読出のためのパケットは１つで済むのに対し、書
込側のデータ伝送路では、１回の書込のためのデータ量
が少ないときは１パケットのみで、データ量が多いとき
は２パケットに分けて、それぞれ入力させる。書込のた
めのデータが２パケットに分けて入力されるときには、
この２つのパケットは一体のものとして取扱わなければ
ならない。このようなときに本願発明を適用すると有利
である。

なお、後段にこのようなメモリ制御部を設けず、第16
図に示したように通常のデータ伝送路が設けられる場合
であっても、同様の語数計数部を用いることができる。
この実施例では、上述のとおり一方のデータ伝送路の
み、複数のパケット一体として取扱う必要があり得るの
で、そのデータ伝送路のみに、後述する語数計数部が設
けられており、他方のデータ伝送路にはこうした語数計
数部は設けられていない。しかし、他方のデータ伝送路
にも同様のことが必要であれば、そのデータ伝送路に対
しても同様の制御を行なうための語数計数部を設けるこ
とができる。

第１図において、データ伝送回路10,20が第１の入力
側データ伝送路を構成し、データ伝送回路30,40が第２
の入力側データ伝送路を構成する。データ伝送回路10,2
0,30,40がどのような構成を持つかについては、図４お
よび５を参照して後述する。データ伝送回路10は前段の
データ伝送回路（図示せず）に送信許可信号AK10を与
え、そのデータ伝送回路から送信信号▲▼を受け
る。また、データ伝送回路10は、データ伝送回路20から
送信許可信号AK20を受け、データ伝送回路20に送信信号
▲▼を与える。データ伝送回路20は、調停部50か
ら送信許可信号AK51を受け、メモリ制御部60に送信信号
▲▼を与える。同様に、データ伝送回路30は、前
段のデータ伝送回路（図示せず）に送信許可信号AK30を
与え、そのデータ伝送回路から送信信号▲▼を受
ける。また、データ伝送回路30は、データ伝送回路40か
ら送信許可信号AK40を受け、データ伝送回路40に送信信
号▲▼を与える。データ伝送回路40は、調停部50
から送信許可信号AK52を受け、メモリ制御部60に送信信
号▲▼を与える。

メモリ制御部60は、データ伝送回路70から送信許可信
号AK70を受け、データ伝送回路70に送信信号▲▼
を与えるとともに、調停部50に送信許可信号AK60を与え
る。なお、メモリ制御部60の構成については後述する
が、メリ制御部60にはメモリが含まれており、入力パケ
ットの内容に応じて当該メモリに対する書込・読出を行
なうためのものである。読出されるデータを読出データ
RD、書込まれるデータを書込データWDと呼び、またメモ
リからの読出アドレスをRA、書込アドレスをWAとして以
下説明する。

メモリ制御部60から出力されるパケットは読出データ
RDを含むパケットであり、データ伝送回路70に伝送され
る。

第１の入力側伝送路１には、メモリ制御部60内のメモ
リへの書込のための書込アドレスWAおよび書込データWD
を含むｎビットのパケットが与えられ、第１の入力側デ
ータ伝送路１がこのパケットをメモリ制御部60に伝送す
る。第２の入力側伝送路２には、読出アドレスRAを含む
ｎビットのパケットが入力され、第２の入力側データ伝
送路２はこのパケットを制御部60に伝送する。

この例では、第１の入力側データ伝送路１のビット数
と第２の入力側データ伝送路２のビット数は等しいが、
これらは異なっていてもよい。

語数制御部80は、データ伝送回路20からメモリ制御部
60に連続的に伝送されるパケットの数を動的に変化させ
る。語数制御部80は、Ｄタイプフリップフロップ80、NA
NDゲート82、遅延線83及びANDゲート84を含む。送信許
可信号AK20は、遅延線83を介してクロック信号CKとして
Ｄタイプフリップフロップ81のクロック端子に与えら
れ、かつ、ANDゲート84の一方の入力端子に与えられ
る。ゲート82の一方の入力端子には、データ伝送回路10
からデータ伝送回路20に伝送されるパケットに含まれる
ｍビットのフラグFLが与えられ、他方の入力端子にはフ
リップフロップ81の出力信号Ｑが与えられる。ゲート82
の出力信号はフリップフロップ81のデータ入力端子に与
えられる。フリップフロップ81の出力信号Ｑはゲート84
の他方の入力端子にも与えられる。ゲート84の出力信号
は送信許可信号AK21として調停部50に与えられる。

第2A図および第2B図は第１の入力側データ伝送路１を
伝送されるパケットの構成を示す図であり、第３図は第
２の入力側伝送路２を伝送されるパケットの構成を示す
図である。

１つのパケットごとに調停が行なわれる場合には、第
2A図に示されるパケットが伝送され、２つのパケットが
一体として取扱われる場合には、第2B図に示される２つ
のパケットが連続的に伝送される。第１の入力側伝送路
１を伝送されるパケットは、本実施例では、第2A図およ
び第2B図に示すように、書込アドレスWA、書込データWD
およびフラグFLを含む。第２の入力側伝送路２を伝送さ
れるパケットは、第３図に示すように、読出アドレスRA
を含む。

第４図は、データ伝送回路10の構成を示すブロック図
である。

データ伝送回路10は、転送制御回路11およびデータ保
持回路12からなる。データ保持回路12は、転送制御回路
11から与えられる送信信号▲▼の立下がりに応答
して、入力データDIを保持し、出力データDOとして出力
する。

他のデータ伝送回路20,30,40,70の構成も、第４図に
示される構成と同様である。

第５図は転送制御回路11の構成を示す回路図であり、
第６図は転送制御回路11の動作を説明するためのタイミ
ングチャートである。

第５図に示すように、転送制御回路11は、NANDゲート
G1,G2,G5、インバータG3,G4およびバッファG6を含む。

まず、次段のデータ伝送回路が空状態の場合の動作を
説明する。

次段のデータ伝送回路が空状態のときには、次段の転
送制御回路から「Ｈ」レベルの送信許可信号AK20が与え
られる。前段部から与えられる送信信号▲▼が
「Ｌ」レベルに立下がると、NANDゲートG2の出力が
「Ｈ」レベルとなる。その結果、インバータG4から出力
される送信許可信号AK10が「Ｌ」レベル（禁止状態）に
なる。一方、NANDゲートG5の出力が「Ｌ」レベル、イン
バータG3の出力が「Ｈ」レベルとなる。このとき、送信
許可信号AK20は「Ｈ」レベルとなっているので、NANDゲ
ートG1の出力が「Ｌ」レベルに立下がる。これにより、
送信信号▲▼が「Ｌ」レベルに立下がる。

第４図に示すデータ保持回路12は、送信信号▲
▼の立下がりに応答して入力データDIを保持して出力デ
ータDOとして出力する。

送信信号▲▼を受ける次段の転送制御回路は、
送信信号▲▼の立下がりに応答して、送信許可信
号AK20を「Ｌ」レベルに立下げる。

一方、NANDゲートG1の出力の「Ｌ」レベルへの立下が
りに応答して、NANDゲートG5の出力が「Ｈ」レベル、イ
ンバータG3の出力が「Ｌ」レベルとなる。そのため、NA
NDゲートG1の出力が再び「Ｈ」レベルに立上がる。これ
により、送信信号▲▼が再び「Ｈ」レベルに立上
がる。このように、送信信号▲▼は「Ｌ」レベル
に立下がった後一定時間経過後「Ｈ」レベルに立上が
る。

一方、前段部から与えられる送信信号▲▼は、
一定時間経過後「Ｈ」レベルに立上がる。そのため、NA
NDゲートG2の出力が「Ｌ」レベルに立下がり、インバー
タG4の出力が「Ｈ」レベルに立上がる。それにより、送
信許可信号AK10が再び「Ｈ」レベル（許可状態）にな
る。

上記のように、次段の転送制御回路から与えられる送
信許可信号AK20が「Ｈ」レベル（許可状態）である場合
には、前段部から与えられる送信信号▲▼の立下
がりに応答して、前段部に与える送信許可信号AK10が
「Ｌ」レベル（禁止状態）になり、さらに一定時間経過
後次段の転送制御回路に与える送信信号▲▼が
「Ｌ」レベルに立ち下がる。

次に、次段のデータ伝送回路が詰り状態である場合の
動作を説明する。

この場合、次段の転送制御回路から与えられる送信許
可信号AK20は「Ｌ」レベル（禁止状態）となっている。
前段部から与えられる送信信号▲▼が「Ｌ」レベ
ルに立下がると、NANDゲートG2の出力が「Ｈ」レベルと
なり、インバータG4の出力が「Ｌ」レベルに立下がる。
これにより、送信許可信号AK10が「Ｌ」レベルに立下が
る。次段の転送制御回路から与えられる送信許可信号AK
20が「Ｌ」レベル（禁止状態）のときには、NANDゲート
G1の出力は「Ｈ」レベルとなっている。したがって、送
信許可信号AK20が「Ｌ」レベルである限り次段の転送制
御回路に与える送信信号▲▼は「Ｈ」レベルを保
持する。そのため、データ伝送回路10からデータ伝送回
路20（第１図参照）へはデータが伝送されない。

次段の転送制御回路から与えられる送信許可信号AK20
が「Ｈ」レベル（許可状態）に立上がると、NANDゲート
G1の出力が「Ｌ」レベルに立下がる。これにより、次段
の転送制御回路に与えられる送信信号▲▼は
「Ｌ」レベルに立下がる。送信信号▲▼の立下が
りに応答して、第４図に示すデータ保持回路12が入力デ
ータDIを保持して出力データDOとして出力する。

一方、次段の転送制御回路は、転送制御回路11から与
えられる送信信号▲▼の立下がりに応答して、一
定時間経過後送信許可信号AK20を「Ｌ」レベル（禁止状
態）に立下げる。なお、次段の転送制御回路から与えら
れる送信許可信号AK20の立上がりに応答して、一定時間
経過後、前段部に与える送信許可信号AK10が「Ｈ」レベ
ル（許可状態）に立上がる。

上記のように、次段の転送制御回路から与えられる送
信許可信号AK20が「Ｌ」レベル（禁止状態）であるとき
には、次段の転送制御回路に与える送信信号▲▼
は「Ｌ」レベルに立下がらない。すなわち、次段のデー
タ伝送回路20が詰り状態であるときには、送信許可信号
AK20が「Ｈ」レベル（許可状態）になるまで、データ伝
送回路10からデータ伝送回路20へのデータの伝送が待た
される。

第７図は、調停部50の構成を示す回路図である。

調停部50は、NANDゲート51,52により構成される第１
のフリップフロップ、NANDゲート53,54により構成され
る第２のフリップフロップ、遅延素子D1,D2、NORゲート
55,56およびANDゲート57,58を含む。

この調停部50は、送信許可信号AK60が「Ｈ」レベル
（許可状態）である場合において、送信許可信号AK21が
先に「Ｌ」レベルになると送信許可信号AK51を「Ｈ」レ
ベル（許可状態）にし、送信許可信号AK40が先に「Ｌ」
レベルになると、送信許可信号AK52を「Ｈ」レベル（許
可状態）にする。

まず、送信許可信号AK60が「Ｈ」レベル（許可状態）
である場合の動作を考える。

初期状態において、送信許可信号AK21,AK40が「Ｈ」
レベルであるとする。リセット信号▲▼が
「Ｌ」レベルになると、ゲート52の出力が「Ｈ」レベル
となり、ゲート51の出力が「Ｌ」レベルとなる。また、
ゲート53の出力が「Ｈ」レベルとなり、ゲート54の出力
が「Ｌ」レベルとなる。これにより、ゲート55,56の出
力が「Ｌ」レベルとなり、送信許可信号AK51,AK52は
「Ｌ」レベル（禁止状態）になる。リセット信号▲
▼は一定時間経過後「Ｈ」レベルに立上がる。

まず、送信許可信号AK21が「Ｌ」レベルになると、ゲ
ート51の出力が「Ｈ」レベルとなり、ゲート52の出力が
「Ｌ」レベルとなる。また、ゲート54の出力が「Ｈ」レ
ベルとなり、ゲート53の出力が「Ｌ」レベルとなる。こ
れにより、ゲート55の出力が「Ｈ」レベルとなり、送信
許可信号AK51が「Ｈ」レベル（許可状態）となる。

次に、送信許可信号AK40が「Ｌ」レベルになると、ゲ
ート52の出力が「Ｈ」レベルになる。しかし、ゲート51
の出力は「Ｈ」レベルのまま変化しない。したがって、
ゲート53,54の出力は変化せず、送信許可信号AK51,AK52
も変化しない。

その後、送信許可信号AK21が「Ｈ」レベルになった時
点で、ゲート51の出力が「Ｌ」レベルになる。これによ
り、ゲート53の出力が「Ｈ」レベルになり、ゲート54の
出力が「Ｌ」レベルになる。したがって、ゲート55の出
力は「Ｌ」レベルとなり、ゲート56の出力が「Ｈ」レベ
ルとなる。その結果、送信許可信号AK51が「Ｌ」レベル
になり、送信許可信号AK52が「Ｈ」レベルになる。

次に、送信許可信号AK60が「Ｌ」レベル（禁止状態）
である場合の動作を考える。この場合には、送信許可信
号AK21,AK40の状態にかかわらず、送信許可信号AK51,AK
52は「Ｌ」レベル（禁止状態）である。

第８図は、メモリ制御部60の構成を示すブロック図で
ある。

メモリ制御部60は、メモリ61、転送制御回路62,63お
よびANDゲート64を含む。

メモリ61には、データ伝送回路20（第１図参照）から
書込アドレスWAおよび書込データWDが与えられる。メモ
リ61には、データ伝送回路40（第１図参照）から読出ア
ドレスRAが与えられる。

転送制御回路62は、データ伝送回路20から与えられる
送信信号▲▼に応答して、メモリ61に書込制御信
号WCを与える。これにより、メモリ61において書込アド
レスWAにより指定されるアドレスに書込データWDが書込
まれる。

また、転送制御回路63は、データ伝送回路40から与え
られる送信信号▲▼に応答して、読出制御信号RC
をメモリ61に与える。これにより、メモリ61において、
読出アドレスWAにより指定されるアドレスからデータが
読出され、それがデータ保持回路65に保持され、読出デ
ータRDが出力される。その読出データRDはデータ伝送回
路70に与えられる。データ伝送回路70は、転送制御回路
71およびデータ保持回路72を含む。転送制御回路71の動
作により、読出データRDがデータ保持回路72に保持され
て出力される。

ゲート64は、転送制御回路62から出力される送信許可
信号AK61および転送制御回路63から出力される送信許可
信号AK62がともに「Ｈ」レベルであるときに、送信許可
信号AK60を「Ｈ」レベル（許可状態）にする。

次に、第９図および第10図のタイミングチャートを参
照しながら、第１図の語数制御部80の動作を説明する。

まず、第2A図に示されるように１つのパケットごとに
伝送を行なう場合の動作を説明する。

ここでは、データ伝送回路20に先にパケットが到着
し、その後データ伝送回路40にパケットが到着する場合
を考える。

この場合、第９図に示されるように、パケットに含ま
れるフラグFLは“0"に設定されている。まず、データ伝
送回路20にパケットが到着すると、送信許可信号AK20が
「Ｌ」レベル（禁止状態）に立下がる。これにより、ゲ
ート84から出力される送信許可信号AK21が「Ｌ」レベル
になる。その結果、調停部50から出力される送信許可信
号AK51が「Ｈ」レベル（許可状態）になる。送信信号▲
▼が「Ｌ」レベルに立下がり、パケットがデータ
伝送回路20からメモリ制御部60に伝送される。

一定時間経過後送信許可信号AK20が「Ｈ」レベル（許
可状態）となり、ゲート84から出力される送信許可信号
AK21が「Ｈ」レベルとなる。

メモリ制御部60が、送信信号▲▼の立下がりに
応答して、送信許可信号AK60を「Ｌ」レベル（禁止状
態）に立下げる。それにより、調停部50から出力される
送信許可信号AK51が「Ｌ」レベルに立下がる。

一方、データ伝送回路40にパケットが到着すると、送
信許可信号AK40が「Ｌ」レベル（禁止状態）になる。し
かし、送信許可信号AK51が先に「Ｈ」レベルとなってい
るので、送信許可信号AK52は「Ｈ」レベルにならない。
その後、送信許可信号AK51が「Ｌ」レベルとなり、か
つ、送信許可信号AK60が「Ｈ」レベルになると、送信許
可信号AK52が「Ｈ」レベルになる。

このようにして、第2A図に示されるパケットが１つず
つ到着順に従ってメモリ制御部60に伝送される。

次に、第2B図に示すように、２つのパケットが連続的
に伝送される場合の動作を説明する。

ここでも、データ伝送回路20に先に１番目のパケット
が到着し、その後データ伝送回路40にパケットが到着し
た場合を考える。

この場合、第2B図に示す第１番目のパケットのフラグ
FLは“1"に設定される。

データ伝送回路20に第１番目のパケットが到着する
と、送信許可信号AK20が「Ｌ」レベルに立下がる。これ
により、ゲート84から出力される送信許可信号AK21が
「Ｌ」レベルに立下がり、調停部50から出力される送信
許可信号AK51が「Ｈ」レベル（許可状態）になる。ま
た、フリップフロップ81の出力信号Ｑが「Ｌ」レベルに
なる。送信信号▲▼が「Ｌ」レベルに立下がり、
データ伝送回路20からメモリ制御部60に第１番目のパケ
ットが伝送される。その後、送信許可信号AK20が「Ｈ」
レベルに立上がる。送信信号▲▼の立下がりに応
答して、メモリ制御部60から出力される送信許可信号AK
60が「Ｌ」レベルに立下がる。これにより、送信許可信
号AK51が「Ｌ」レベルになる。

一方、データ伝送回路40にパケットが到着すると、送
信許可信号AK40が「Ｌ」レベルに立下がる。しかし、送
信許可信号AK21が先に「Ｌ」レベルになっているので、
送信許可信号AK52は「Ｌ」レベルのまま変化しない。

次に、データ伝送回路20に第２番目のパケットが到着
すると、送信許可信号AK20が「Ｌ」レベルに立下がる。
これにより、フリップフロップ81の出力信号Ｑは「Ｈ」
レベルに立上がる。メモリ制御部60から出力される送信
許可信号AK60が「Ｈ」レベルになると、送信許可信号AK
51が「Ｈ」レベルになる。これにより、送信信号▲
▼が「Ｌ」レベルに立下がり、第２番目のパケットが
データ伝送回路20からメモリ制御部60に伝送される。

送信信号▲▼の立下がりに応答して、送信許可
信号AK20が「Ｈ」レベルになり、送信許可信号AK21が
「Ｈ」レベルになる。また、送信許可信号AK60が「Ｌ」
レベルになり、送信許可信号AK51が「Ｌ」レベルにな
る。

その後、送信許可信号AK60が「Ｈ」レベルに立上がる
と、送信許可信号AK52が「Ｈ」レベルになる。その結
果、データ伝送回路40からメモリ制御部60にパケットが
伝送される。

このように、データ伝送回路20に到着した第１番目の
パケットおよび第２番目のパケットが連続的にメモリ制
御部60に伝送され、その後、データ伝送回路40に到着し
たパケットがメモリ制御部60に伝送される。

なお、上記実施例では、第2B図に示される第２番目の
パケットのフラグFLは“1"であっても“0"であっても語
数制御部80の動作に影響は与えない。

この発明のデータ伝送装置はたとえばデータフロー型
情報処理装置に適用される。第11図はデータフロー型情
報処理装置の構成の一例をすブロック図である。また、
第12図はその情報処理装置より処理されるデータパケッ
トのフィールド構成の一例を示す図である。

第12図に示されるデータパケットDPは、行先フィール
ド、命令フィールド、データ１フィールドおよびデータ
２フィールドを含む。行先フィールドには行先情報が格
納され、命令フィールドには命令情報が格納され、デー
タ１フィールドまたはデータ２フィールドにはオペラン
ドデータが格納される。

第11図において、プログラム記憶部91には、第13図に
示されるデータフロープログラムが記憶されている。デ
ータフロープログラムの各行は、行先情報、命令情報お
よびコピー有／無情報からなる。プログラム記憶部91
は、入力されたデータパケットの行先情報に基づいたア
ドレス指定によって、第13図に示すように、データフロ
ープログラムの行先情報、命令情報およびコピー有／無
情報を読出し、その行先情報および命令情報をデータパ
ケットの行先フィールドおよび命令フィールドにそれぞ
れ格納し、そのデータパケットを出力する。

対データ検出部92は、プログラム記憶部91から出力さ
れるデータパケットの待合わせを行なう。すなわち、命
令情報が２入力命令を示している場合には、同じ行先情
報を有する異なる２つのデータパケットを検出し、それ
らのデータパケットのうち一方のデータパケットのオペ
ランドデータ（第12図におけるデータ１フィールドの内
容）を、他方のデータパケットのデータ２フィールドに
格納し、その他方のデータパケットを出力する。命令情
報が１入力命令を示している場合には、入力されたデー
タパケットをそのまま出力する。

演算処理部93は、対データ検出部92から出力されるデ
ータパケットに対して、命令情報に基づく演算処理を行
ない、その結果をデータパケットのデータ１フィールド
に格納してそのデータパケットを分岐部94に出力する。
分岐部94は、そのデータパケットを内部データバッファ
95を介して合流部96に与えるかあるいは外部に出力す
る。合流部96は、内部データバッファ95からのデータパ
ケットあるいは外部からのデータパケットをプログラム
記憶部91に先着順に出力する。

データパケットが、プログラム記憶部91、対データ検
出部92、演算処理部93、分岐部94、内部データバッファ
95、合流部96およびプログラム記憶部91を順に回り続け
ることにより、プログラム記憶部91に記憶されたデータ
フロープログラムに基づく演算処理が進行する。

第14は、データフローグラフの一例を示す図である。
第14図において、ノードN1は加算命令を示し、ノードN2
は乗算命令を示し、ノードN3は減算命令を示す。また、
ノードN4はディクリメント命令を示し、ノードN5はイン
クリメント命令を示す。ノードN1,N2,N3の命令は２入力
命令であり、ノードN4,N5の命令は１入力命令である。
ノードN1の演算結果はノードN2およびノードN3によって
参照される。この場合、プログラム記憶部１においてコ
ピー処理が行なわれる。

次に、このコピー処理について説明する。まず、デー
タフロープログラムから、入力されたデータパケットの
行先情報に基づきアドレス指定された行の内容が読出さ
れる。このとき、コピー有／無情報が「無」を示してい
れば、行先フィールドおよび命令フィールドの内容が更
新されたデータパケットが出力されて処理は終了する。

一方、コピー有／無情報が「有」を示していれば、行
先フィールドおよび命令フィールドの内容が更新された
データパケットが出力されるとともに、次の行に記憶さ
れている行先情報、命令情報およびコピー有／無情報が
読出される。新たなデータパケットのデータ１フィール
ドに、入力されたデータパケットと同一のデータが格納
されかつ新たなデータパケットの行先フィールドおよび
命令フィールドに現在読出された行先情報および命令情
報がそれぞれ格納され、その新たなデータパケットが出
力される。

一方、本装置には、プログラム記憶部91に記憶される
プログラムを動的に更新するための拡張プログラム記憶
部97が設けられている。拡張プログラム記憶部97には、
第13図に示されるデータフロープログラムと同様の形の
データフロープログラムが記憶されている。対データ検
出部92から出力されるデータパケットが拡張プログラム
記憶部97に入力されると、そのデータパケットと行先情
報に基づくアドレス指定によって、データフロープログ
ラムが読出され、プログラム記憶部91にロードされる。

第15A図に、拡張プログラム記憶部97からプログラム
記憶部91にロードされるデータパケットのフィールド構
成を示す。データ拡張プログラム記憶部97からプログラ
ム記憶部91へのデータ伝送路は、図１の第１の入力側デ
ータ伝送路１に対応したものである。このデータ伝送路
上を流れるパケットPAは、プログラムロードアドレス、
フラグおよびプログラムを含む。プログラムロードアド
レスは、そのプログラムがロードされるプログラム記憶
部91内のアドレスを示している。フラグは、連続的にロ
ードされるべきデータパケットの数を示している。プロ
グラムは、行先情報、命令情報およびコピー有／無情報
を含む。

コピー処理が行なわれる場合には、プログラム記憶部
91内のアドレス指定される行およびその次の行が連続し
て読出されるので、コピー処理対象のプログラムを拡張
プログラム記憶部97からプログラム記憶部91にロードす
る際には、連続して読出される複数の行に対応する複数
のデータパケットを一体として連続的にプログラム記憶
部91にロードしておく必要がある。第15B図に、一体と
してロードされる２つのデータパケットのフィールド構
成を示す。データパケットPA1は、プログラムロードア
ドレス、フラグおよびプログラム（１）を含む。データ
パケットPA2はプログラムロードアドレスおよびプログ
ラム（２）を含む。データパケットPA1のフラグは、２
つのデータパケットが連続的にロードされることを示し
ている。

一方、第11図において合流部96からプログラム記憶部
91に与えられるパケットには、こうした処理をする必要
のないことが一般的である。すなわち、合流部96からプ
ログラム記憶部91へのデータ伝送路は、図１の第２の入
力側データ伝送路２に対応する。そこで、この発明のデ
ータ伝送装置を、プログラム記憶部91の入力部に用いる
と、合流部96から与えられるデータパケットおよび拡張
プログラム記憶部97からロードされるデータパケットを
先着順にプログラムメモリに伝送することができ、か
つ、拡張プログラム記憶部97から連続的にロードされる
べきデータパケットの数をフラグに基づいて動的に変化
させることが可能となる。

［発明の効果］以上のようにこの発明によれば、複数のデータ伝送路
を流れるパケットを到着順に後段部に伝送することがで
き、しかも連続的に伝送されるパケットの数を動的に変
化させることができるので、少ないハードウェアの増加
で、効率良くパケットの流れを制御することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ伝送装置の構
成を示すブロック図である。第2A図、第2B図および第３
図は第１図のデータ伝送装置を流れるパケットのフィー
ルド構成を示す図である。第４図はデータ伝送回路の構
成を示すブロック図である。第５図は転送制御回路の構
成を示す回路図である。第６図は転送制御回路の動作を
説明するためのタイミングチャートである。第７図は調
停部の構成を示す回路図である。第８図はメモリ制御部
の構成を示すブロック図である。第９図および第10図は
語数制御部の動作を説明するためのタイミングチャート
である。第11図はこの発明のデータ伝送装置が適用され
るデータフロー型情報処理装置の構成を示すブロック図
である。第12図はデータフロー型情報処理装置において
処理されるデータパケットのフィールド構成を示す図で
ある。第13図はデータフロー型情報処理装置のプログラ
ム記憶部に記憶されるデータフロープログラムの一部を
示す図である。第14図はコピー処理を含むデータフロー
グラフの一部を示す図である。第15A図および第15B図は
拡張プログラム記憶部からプログラム記憶部にロードさ
れるデータパケットのフィールド構成を示す図である。
第16図は従来のデータ伝送装置の構成を示すブロック図
である。図において、１は第１の入力側データ伝送路、２は第２
の入力側データ伝送路、10,20,30,40,70はデータ伝送回
路、50は調停部、60はメモリ制御部、80は語数制御部を
示す。なお、各図中同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】並例に設けられた複数のデータ伝送路を流
れるパケットを後段部に伝送するデータ伝送装置であっ
て、並列に設けられ、パケットをそれぞれ伝送する複数のデ
ータ伝送路、および前記複数のデータ伝送路に入力が接続され、前記複数の
データ伝送路を流れるパケットを受けて、到着順に前記
後段部に伝送する調停手段を備え、前記複数のデータ伝送路の少なくとも１つを流れるパケ
ットは、連続的に前記後段部に伝送されることが必要と
されることがあり、かつ前記複数のデータ伝送路の前記
少なくとも１つを流れるパケットは、連続的に伝送され
るべきパケットの数に関する情報を有し、前記調停手段の上流において、前記複数のデータ伝送路
の前記少なくとも１つに接続され、前記複数のデータ伝
送路の前記少なくとも１つを流れるパケットの前記情報
に基づいて、そのデータ伝送路から前記後段部に連続的
に伝送されるパケットの数を動的に変化させるように前
記調停手段を制御する制御手段をさらに備えた、データ
伝送装置。