KR20020052669A - 선입 선출 메모리 및 이 메모리의 플래그 신호 발생방법 - Google Patents

선입 선출 메모리 및 이 메모리의 플래그 신호 발생방법 Download PDF

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KR20020052669A KR1020000082094A KR20000082094A KR20020052669A KR 20020052669 A KR20020052669 A KR 20020052669A KR 1020000082094 A KR1020000082094 A KR 1020000082094A KR 20000082094 A KR20000082094 A KR 20000082094A KR 20020052669 A KR20020052669 A KR 20020052669A
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Abstract

본 발명은 선입 선출 메모리 및 이 메모리의 플래그 발생방법을 공개한다. 그 메모리는 라이트 클럭신호에 응답하여 라이트 어드레스를 발생하기 위한 라이트 어드레스 발생회로, 리드 클럭신호에 응답하여 리드 어드레스를 발생하기 위한 리드 어드레스 발생회로, 복수개의 라이트 및 리드 워드 라인들과 복수개의 라이트 및 리드 비트 라인들 각각의 사이에 복수개의 메모리 셀들을 구비하고, 라이트 어드레스에 응답하여 라이트 데이터를 저장하고, 리드 어드레스에 응답하여 리드 데이터를 출력하기 위한 메모리 셀 어레이, 및 다음의 라이트 어드레스와 현재의 리드 어드레스를 비교하여 동일하면 라이트 클럭신호에 응답하여 풀 플래그 신호를 발생하고, 현재의 라이트 어드레스와 다음의 리드 어드레스를 비교하여 동일하면 리드 클럭신호에 응답하여 엠티 플래그 신호를 발생하기 위한 플래그 신호 발생회로로 구성되어 있다. 따라서, 플래그 신호가 고속으로 발생됨으로 고속의 시스템에 적용이 용이하다.

Description

선입 선출 메모리 및 이 메모리의 플래그 신호 발생방법{First-In First-OUT memory and flag signal generating method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 먼저 기입된 데이터를 먼저 독출하는 선입 선출(FIFO; first input first output) 메모리에 관한 것이다.
일반적으로, 데이터 율(data rate)이 서로 다른 프로세서들(또는, 시스템들)사이의 통신에서는 하나의 프로세서(또는, 시스템)가 데이터를 라이트하는 속도와 다른 프로세서(또는, 시스템)가 데이터를 리드하는 속도사이에 차이가 발생하게 된다. 그래서, 데이터 율이 서로 다른 프로세서들사이에 선입 선출 메모리를 구비하여 프로세서들사이의 데이터 전송을 제어하게 된다.
도1은 종래의 프로세서들사이의 데이터 전송을 나타내는 블록도로서, 프로세서들(10, 12), 및 선입 선출 메모리(14)로 구성되어 있다.
도1에서, 프로세서(10)는 입력 데이터(IN)를 선입 선출 메모리(14)로 전송하고, 프로세서(12)는 선입 선출 메모리(14)로부터 전송되는 데이터를 출력 데이터(OUT)로 전송한다. 프로세서(10)의 데이터 전송 속도는 프로세서(12)의 데이터 전송 속도보다 빠르다.
선입 선출 메모리(14)는 프로세서(10)로부터 출력되는 리셋 신호(reset)에 응답하여 리셋되고, 프로세서(10)로부터 전송되는 라이트 인에이블 신호(WEB)에 응답하여 인에이블되고 라이트 클럭신호(WCK)에 응답하여 라이트 데이터(WD)를 저장한다. 이때, 만일 선입 선출 메모리(14)가 풀되면 풀 플래그 신호(Full)를 프로세서(10)로 전송하여 프로세서(10)가 데이터를 라이트하지 못하도록 한다. 그리고, 프로세서(12)로부터 전송되는 리드 인에이블 신호(REB)에 응답하여 인에이블되고 리드 클럭신호(RCK)에 응답하여 리드 데이터(RD)를 프로세서(12)로 전송한다. 이때, 만일 선입 선출 메모리(14)가 비게되면 엠티 플래그 신호(Empty)를 프로세서(12)로 전송하여 프로세서(12)가 데이터를 리드하지 못하도록 한다.
상술한 실시예에서는 선입 선출 메모리(14)가 프로세서(10)로부터 출력되는 리셋 신호(reset)에 응답하여 리셋되는 것으로 나타내었으나, 프로세서들(10, 12)이외의 다른 제어부(미도시)로부터 인가되는 리셋 신호(reset)에 응답하여 리셋되도록 구성할 수도 있다.
즉, 도1에 나타낸 바와 같은 방법으로 두 개의 프로세서들(10, 12)사이에 선입 선출 메모리(14)를 구비하여 데이터 율이 서로 다른 프로세서들사이에 데이터 전송을 가능하게 한다.
도2는 도1에 나타낸 선입 선출 메모리의 블록도로서, 듀얼 포트 메모리 셀 어레이(20), 라이트 펄스 발생회로(22), 라이트 어드레스 발생회로(24), 라이트 데이터 레지스터(26), 리드 펄스 발생회로(28), 리드 어드레스 발생회로(30), 리드 데이터 레지스터(32), 및 플래그 발생회로(34)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
듀얼 포트 메모리 셀 어레이(20)는 라이트 어드레스(WA)에 응답하여 데이터를 라이트하고, 리드 어드레스(RD)에 응답하여 데이터를 리드한다. 라이트 펄스 발생회로(22)는 풀 플래그 신호(Full)가 발생되지 않을 때 반전 라이트 인에이블 신호(WEB)와 라이트 클럭신호(WCK)에 응답하여 내부 라이트 클럭신호(iWCK)를 발생한다. 라이트 어드레스 발생회로(24)는 리셋 신호(reset)에 응답하여 리셋되고 내부 라이트 클럭신호(iWCK)에 응답하여 라이트 어드레스(WA)를 발생한다. 라이트 데이터 레지스터(26)는 내부 라이트 클럭신호(iWCK)에 응답하여 라이트 데이터(WD)를 저장하여 듀얼 포트 메모리 셀 어레이(20)로 출력한다. 리드 펄스 발생회로(28)는 엠티 플래그 신호(Empty)가 발생되지 않을 때 반전 리드 인에이블 신호(WEB)와 리드 클럭신호(RCK)에 응답하여 내부 리드 클럭신호(iRCK)를 발생한다. 리드 어드레스 발생회로(30)는 리셋 신호(reset)에 응답하여 리셋되고, 내부 리드 클럭신호(iRCK)에 응답하여 리드 어드레스(RA)를 발생한다. 리드 데이터 레지스터(32)는 내부 리드 클럭신호(iRCK)에 응답하여 듀얼 포트 메모리 셀 어레이(20)로부터 출력되는 데이터를 리드 데이터(RD)로 출력한다. 플래그 발생회로(34)는 리셋 신호(reset)에 응답하여 풀 플래그 신호(Full)와 엠티 플래그신호(Empty)가 리셋되고, 라이트 어드레스(WA)와 리드 어드레스(RA)를 비교하여 일치하면 내부 라이트 클럭신호(iWCK)에 응답하여 풀 플래그 신호(Full)를 발생하고, 내부 리드 클럭신호(iRCK)에 응답하여 엠티 플래그 신호(Empty)를 발생한다.
도3은 도2에 나타낸 듀얼 포트 메모리 셀 어레이의 실시예의 구성을 나타내는 회로도로서, n개의 라이트 워드 라인들(wwl1, ..., wwln)과 m개의 라이트 비트 라인쌍들((wbl1, wbl1b), ..., (wblm, wblmb)), 및 n개의 리드 워드 라인들(rwl1, ..., rwln)과 m개의 리드 비트 라인쌍들((rbl1, rbl1b), ..., (rblm, rblmb)) 각각의 사이에 연결된 m×n개의 메모리 셀(MC)들로 구성되어 있다.
메모리 셀(MC)들 각각은 라이트 데이터를 전송하기 위한 NMOS트랜지스터들(N1, N2), 리드 데이터를 전송하기 위한 NMOS트랜지스터들(N3, N4), 및 데이터를 래치하기 위한 인버터들(I1, I2)로 구성된 래치(LA1)로 구성되어 있다.
도3에 나타낸 메모리 셀(MC)들 각각의 기능을 설명하면 다음과 같다.
NMOS트랜지스터들(N1, N2)은 라이트 워드 라인들(wwl1, ..., wwlm)로 전송되는 신호에 응답하여 라이트 비트 라인쌍들((wbl1, wbl1b), ..., (wbln, wblnb))의 데이터를 노드들(n1, n2)로 각각 전송한다. NMOS트랜지스터들(N3, N4)은 리드 워드 라인들(rwl1, ..., rwlm)로 전송되는 신호에 응답하여 노드들(n1, n2)의 데이터를 리드 비트 라인쌍들((rbl1, rbl1b), ..., (rbln, rblnb))로 각각 전송한다. 래치(LA1)는 노드들(n1, n2)의 데이터를 래치한다.
도4는 종래의 라이트 어드레스 발생회로의 실시예의 회로도로서, n비트 라인쌍을 선택하기 위한 n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))로 구성된 컬럼 어드레스 발생회로(40), 및 m개의 워드 라인을 선택하기 위한 m비트 직렬 순회 쉬프트 레지스터(WRA0 ~ WRA(m-1))로 구성되어 있다.
n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))는 CMOS전송 게이트(C1), NMOS트랜지스터(NM1) 및 인버터들(I3, I4)로 구성된 래치(LA2)로 구성된 마스터부와 CMOS전송 게이트(C2) 및 인버터들(I5, I6)로 구성된 래치(LA3)로 구성된 슬레이브부로 이루어진 레지스터(WCA0), 및 CMOS전송 게이트(C3), PMOS트랜지스터(PM1) 및 인버터들(I7, I8)로 구성된 래치(LA4)로 구성된 마스터부와 CMOS전송 게이트(C4) 및 인버터들(I9, I10)로 구성된 래치(LA5)로 구성된 슬레이브부로 이루어진 레지스터들(WCA1, ..., WCA(n-1))로 구성되어 있다.
m비트 직렬 순회 쉬프트 레지스터(WRA0 ~ WRA(m-1))는 레지스터(WCA0)와 동일한 구성을 가진 레지스터(WRA0), 및 레지스터들(WCA1, ..., WCA(n-1))과 동일한 구성을 가진 레지스터들(WRA1 ~ WRA(m-1))로 구성되어 있다.
n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))의 CMOS전송 게이트들(C1, C2, C3, C4)을 제어하기 위한 내부 라이트 클럭신호(iwck)를 반전하기 위한 인버터(I11), m비트 직렬 순회 쉬프트 레지스터(WRA0 ~ WRA(m-1))의 CMOS전송 게이트들(C1, C2, C3, C4)을 제어하기 위한 제어신호를 발생하기 위한 제어회로(44), 및 쉬프트 레지스터들(WCA0 ~ WCA(n-1), WRA0 ~ WRA(m-1))의 NMOS트랜지스터(NM1), 및 PMOS트랜지스터(PM1)을 제어하기 위한 리셋 신호(reset)을 반전하기 위한 인버터(I12)로 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))와 m비트 직렬 순회 쉬프트 레지스터(WRA0 ~ WRA(m-1))의 PMOS트랜지스터(PM1) 및 NMOS트랜지스터(NM1)는 "하이"레벨의 리셋 신호(reset)가 인가되면 온된다. 래치들(LA2, LA4)은 PMOS트랜지스터(PM1) 및 NMOS트랜지스터(NM1)로부터 전송되는 신호를 반전하고 래치하여 라이트 마스터 컬럼 및 로우 어드레스(wmca0 ~ wmca(n-1), wmra0 ~ wmra(m-1))로 "10...0"를 각각 발생한다. n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))의 CMOS전송 게이트들(C2, C4)은 내부 라이트 클럭신호(iwck)가 "로우"레벨에서 "하이"레벨로 천이되면 온되어, 라이트 슬레이브 컬럼 어드레스(wsca(n-1), wsca0 ~wsca(n-2))를 래치들(LA2, LA4)로 각각 전송한다. 래치들(LA2, LA4) 각각은 CMOS전송 게이트들(C1, C3)의 출력신호를 반전하고 래치하여 라이트 마스터 컬럼 어드레스(wmca0 ~wmca(n-1))를 발생한다. CMOS전송 게이트들(C1, C3)은 내부 라이트 클럭신호(iwck)가 "하이"레벨에서 "로우"레벨로 천이되면 온되어, 라이트 마스터 컬럼 어드레스(wmca0 ~wmca(n-1))를 래치들(LA3, LA5)로 각각 전송한다. 래치들(LA3, LA5) 각각은 CMOS전송 게이트들(C2, C4)의 출력신호를 반전하고 래치하여 라이트 슬레이브 컬럼 어드레스(wsca0 ~wsca(n-1))를 발생한다.
즉, n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))는 리셋 신호에 응답하여 라이트 마스터 컬럼 어드레스(wmca0 ~ wmca(n-1))를 "10...0"로 리셋한다. 그리고, 내부 라이트 클럭신호(iwck)가 "로우"레벨에서 "하이"레벨로 천이시마다 라이트 마스트 컬럼 어드레스(wmca0 ~ wmca(n-1))를 1비트 쉬프팅하여 "01...0"에서"00...1"로 변화된다. 결과적으로, n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))는 "10...0"로부터 "00...1"까지 쉬프팅하는 동작을 반복적으로 수행하게 된다.
m비트 직렬 순회 쉬프트 레지스터(WRA0 ~ WRA(m-1))는 n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))와 동일한 동작을 수행한다. 그러나, m비트 직렬 순회 쉬프트 레지스터(WRA0 ~ WRA(m-1))는 CMOS전송 게이트들(C1, C2, C3, C4)이 내부 라이트 클럭신호(iwck)에 응답하여 쉬프팅 동작을 수행하지 않고, 제어회로(44)의 출력신호에 응답하여 쉬프팅 동작을 수행하게 된다. 제어회로(44)는 라이트 슬레이브 컬럼 어드레스(wsca(n-1))가 "1"이면 제어회로(44)의 출력신호가 "0"가 되어 쉬프팅 동작이 수행되지 않고, "0"이면 제어회로(44)의 출력신호가 "1"이 되어 쉬프팅 동작이 수행된다. 즉, m비트 직렬 순회 쉬프트 레지스터(WRA0 ~ WRA(m-1))는 컬럼 어드레스 발생회로(40)로부터 캐리가 발생되면 쉬프팅 동작을 수행하고, 캐리가 발생되지 않으면 쉬프팅 동작을 수행하지 않는다.
도4에 나타낸 라이트 어드레스 발생회로로부터 발생되는 라이트 마스터 컬럼 어드레스(wmca0 ~ wmca(n-1))가 도3에 나타낸 듀얼 포트 메모리 셀 어레이의 라이트 비트 라인쌍들((wbl1, wbl1b), ..., (wbln, wblnb))을 선택하기 위한 신호로 사용되고, 라이트 마스터 로우 어드레스(wmra0 ~ wmra(m-1))에 의해서 도3에 나타낸 듀얼 포트 메모리 셀 어레이의 라이트 워드 라인들(wwl1, ..., wwlm)을 선택하기 위한 신호로 사용된다.
도5는 종래의 리드 어드레스 발생회로의 실시예의 회로도로서, 도4에 나타낸라이트 어드레스 발생회로와 동일하게 구성되어 있다.
도5에서, 도4에 나타낸 컬럼 어드레스 발생회로(40)는 50으로 나타내고, 로우 어드레스 발생회로(42)는 52로 나타내고, 제어회로(44)는 54로 나타내었다. 그리고, n비트 쉬프트 레지스터(WCA0 ~ WCA(n-1))는 RCA0 ~ RCA(n-1)로 나타내고, m비트 쉬프트 레지스터(WRA0 ~ WRA(m-1))는 RRA0 ~ RRA(m-1)로 나타내었다. 또한, 내부 라이트 클럭신호(iwck)는 내부 리드 클럭신호(irck)로, 라이트 마스터 컬럼 및 로우 어드레스(wmca0 ~ wmca(n-1), wmra0 ~ wmra(m-1))는 리드 마스터 컬럼 및 로우 어드레스(rmca0 ~ rmca(n-1), rmra0 ~ rmra(m-1))로 각각 나타내었다.
도5에 나타낸 회로의 동작을 도4에 나타낸 회로와 동일하게 동작하므로, 도4에 나타낸 회로의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
도5에 나타낸 리드 어드레스 발생회로로부터 발생되는 리드 마스터 컬럼 어드레스(rmca0 ~ rmca(n-1))가 도3에 나타낸 듀얼 포트 메모리 셀 어레이의 리드 비트 라인쌍들((rbl1, rbl1b), ..., (rbln, rblnb))을 선택하기 위한 신호로 사용되고, 리드 마스터 로우 어드레스(rmra0 ~ rmra(m-1))에 의해서 도3에 나타낸 듀얼 포트 메모리 셀 어레이의 리드 워드 라인들(rwl1, ..., rwlm)을 선택하기 위한 신호로 사용된다.
도6은 종래의 플래그 발생회로의 실시예의 블록도로서, 비교회로(60), 및 플래그 신호 발생회로(62)로 구성되어 있다.
도6에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
비교회로(60)는 라이트 마스터 컬럼 및 로우 어드레스(wmca0 ~ wmca(n-1),wmra0 ~ wmra(m-1))와 리드 마스터 컬럼 및 로우 어드레스(rmca0 ~ rmca(n-1), rmra0 ~ rmra(m-1))를 비교하여 비교 결과가 일치하면 제어신호(CO)를 발생한다. 플래그 신호 발생회로(62)는 제어신호(CO)가 내부 라이트 클럭신호(iwck)에 응답하여 발생되면 풀 플래그 신호(Full)를 발생하고, 제어신호(CO)는 내부 리드 클럭신호(irck)에 응답하여 엠티 플래그 신호(Empty)로 발생된다.
도7은 종래의 플래그 발생회로의 실시예의 풀 플래그 신호 발생 타이밍도로서, 외부로부터 "로우"레벨의 반전 라이트 인에이블 신호(WEB)(미도시)와 라이트 클럭신호(WCK)가 발생되고, "하이"레벨의 반전 리드 인에이블 신호(REB)(미도시)와 리드 클럭신호(RCK)가 발생되는 경우의 동작 타이밍도이다.
라이트 클럭신호(WCK)에 응답하여 내부 라이트 클럭신호(iwck)가 발생되고, 내부 라이트 클럭신호(iwck)에 응답하여 라이트 어드레스(WA)가 쉬프팅됨에 의해서 첫 번째 라이트 어드레스(wm0)로부터 마지막 라이트 어드레스(wm(k-1))까지를 발생하고, 다시 첫 번째 라이트 어드레스(wm0)를 발생한다. 이때, 리드 어드레스(rm0)와 라이트 어드레스(wm0)가 동일하게 되어 제어신호(CO)가 발생되고, 제어신호(CO)가 내부 라이트 클럭신호(iwck)에 응답하여 발생됨으로 풀 플래그 신호(Full)가 발생된다.
그런데, 종래의 선입 선출 메모리의 플래그 발생회로는 현재의 라이트 어드레스와 현재의 리드 어드레스를 비교함에 의해서 풀 플래그 신호(Full)를 발생하기 때문에 라이트 클럭신호(WCK)의 발생 시점으로부터 풀 플래그 신호(Full)가 발생되기까지의 기간(TFull)이 길어지게 된다는 문제점이 있었다.
도8은 종래의 플래그 발생회로의 실시예의 엠티 플래그 신호 발생 타이밍도로서, 외부로부터 "로우"레벨의 반전 라이트 인에이블 신호(WEB)와 라이트 클럭신호(WCK)가 발생되고, "로우"레벨의 반전 리드 인에이블 신호(REB)와 리드 클럭신호(RCK)가 발생되고, 라이트 클럭신호(WCK)의 클럭 주기에 비해서 리드 클럭신호(RCK)의 클럭 주기가 빠른 경우의 동작 타이밍도이다.
라이트 클럭신호(WCK)에 응답하여 내부 라이트 클럭신호(iwck)가 발생되고, 내부 라이트 클럭신호(iwck)에 응답하여 라이트 어드레스(WA)가 발생된다. 그리고, 리드 클럭신호(RCK)에 응답하여 내부 리드 클럭신호(irck)가 발생되고, 내부 리드 클럭신호(irck)에 응답하여 리드 어드레스(RA)가 발생된다. 그런데, 라이트 어드레스(wm(k-8))이 발생될 때, 리드 어드레스(wm(k-8))이 발생되면 제어신호(CO)가 발생된다. 이때, 제어신호(CO)는 내부 리드 클럭신호(irck)에 응답하여 엠티 플래그 신호(Empty)로 발생된다.
그런데, 종래의 선입 선출 메모리의 플래그 발생회로는 현재의 라이트 어들스와 현재의 리드 어드레스를 비교함에 의해서 엠티 플래그 신호(Empty)를 발생하기 때문에 리드 클럭신호(RCK)의 발생 시점으로부터 엠티 플래그 신호(Empty)가 발생되기까지의 기간(TEmpty)이 길어지게 된다는 문제점이 있었다.
즉, 종래의 선입 선출 메모리의 플래그 발생회로는 플래그 신호들의 발생 시점이 현재의 라이트 어드레스 또는 현재의 리드 어드레스가 발생되고 난 후에 발생됨으로써 고속의 시스템에 적합하지 않다는 문제점이 있었다.
본 발명의 목적은 플래그 신호들의 발생 시점을 앞당김으로써 고속의 시스템에 적합한 선입 선출 메모리를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 선입 선출 메모리의 플래그 신호 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 선입 선출 메모리는 라이트 클럭신호에 응답하여 라이트 어드레스를 발생하기 위한 라이트 어드레스 발생수단, 리드 클럭신호에 응답하여 리드 어드레스를 발생하기 위한 리드 어드레스 발생수단, 복수개의 라이트 및 리드 워드 라인들과 복수개의 라이트 및 리드 비트 라인들 각각의 사이에 복수개의 메모리 셀들을 구비하고, 상기 라이트 어드레스에 응답하여 라이트 데이터를 저장하고, 상기 리드 어드레스에 응답하여 리드 데이터를 출력하기 위한 메모리 셀 어레이, 및 다음의 라이트 어드레스와 현재의 리드 어드레스를 비교하여 동일하면 상기 라이트 클럭신호에 응답하여 풀 플래그 신호를 발생하고, 현재의 라이트 어드레스와 다음의 리드 어드레스를 비교하여 동일하면 상기 리드 클럭신호에 응답하여 엠티 플래그 신호를 발생하기 위한 플래그 신호 발생수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 선입 선출 메모리의 플래그 신호 발생방법은 복수개의 라이트 및 리드 워드 라인들과 복수개의 라이트 및 리드 비트 라인들 각각의 사이에 복수개의 메모리 셀들을 구비하고, 라이트 어드레스에 응답하여 라이트 데이터를 저장하고, 리드 어드레스에 응답하여 리드 데이터를 출력하기 위한 메모리 셀 어레이를 구비한 선입 선출 메모리의 플래그 신호 발생방법에있어서, 라이트 클럭신호에 응답하여 라이트 어드레스를 발생하고, 리드 클럭신호에 응답하여 리드 어드레스를 발생하는 단계, 및 다음의 라이트 어드레스와 현재의 리드 어드레스를 비교하여 동일하면 상기 라이트 클럭신호에 응답하여 풀 플래그 신호를 발생하고, 현재의 라이트 어드레스와 다음의 리드 어드레스를 비교하여 동일하면 상기 리드 클럭신호에 응답하여 엠티 플래그 신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 프로세서들사이의 데이터 전송을 나타내는 블록도이다.
도2는 도1에 나타낸 선입 선출 메모리의 블록도이다.
도3은 도2에 나타낸 듀얼 포트 메모리 셀 어레이의 실시예의 구성을 나타내는 회로도이다.
도4는 종래의 라이트 어드레스 발생회로의 실시예의 회로도이다.
도5는 종래의 리드 어드레스 발생회로의 실시예의 회로도이다.
도6은 종래의 플래그 발생회로의 실시예의 블록도이다.
도7은 종래의 플래그 발생회로의 실시예의 풀 플래그 신호 발생 타이밍도이다.
도8은 종래의 플래그 발생회로의 실시예의 엠티 플래그 신호 발생 타이밍도이다.
도9는 본 발명의 라이트 어드레스 발생회로의 실시예의 회로도이다.
도10은 본 발명의 리드 어드레스 발생회로의 실시예의 회로도이다.
도11a는 본 발명의 실시예의 풀 플래그 신호 발생회로를, 도11b는 실시예의 엠티 플래그 신호 발생회로를 나타내는 것이다.
도12는 본 발명의 다른 실시예의 라이트 어드레스 발생회로의 회로도이다.
도13은 본 발명의 다른 실시예의 리드 어드레스 발생회로의 회로도이다.
도14a는 본 발명의 다른 실시예의 플래그 발생회로의 블록도로서, 도14b는 다른 실시예의 엠티 플래그 신호 발생회로를 나타내는 것이다.
도15는 본 발명의 플래그 발생회로의 실시예의 풀 플래그 신호 발생 타이밍도이다.
도16은 본 발명의 플래그 발생회로의 실시예의 엠티 플래그 신호 발생 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 선입 선출 메모리를 설명하면 다음과 같다.
도9는 본 발명의 라이트 어드레스 발생회로의 실시예의 회로도로서, 도4에 나타낸 라이트 어드레스 발생회로의 구성과 동일하고, 라이트 로우 어드레스 발생회로(40)의 m비트 쉬프트 레지스터(WRA0 ~ WRA(m-1))를 구성하는 레지스터들(WRA0)에 인버터(I15)가 추가되고, 레지스터들(WRA1, ..., WRA(m-1)) 각각에 인버터(I16)가 추가된 라이트 로우 어드레스 발생회로(42')로 구성된 것이 상이하다.
레지스터(WRA0)의 인버터(I15)는 라이트 슬레이브 로우 어드레스(wsra0, ...)를 각각 반전하여 어드레스(cwsra0, ...)를 발생하고, 레지스터들(WRA1, ..., WRA(m-1)) 각각의 인버터(I16)는 라이트 슬레이브 로우 어드레스(wsra1, ..., wsra(m-1))를 각각 반전하여 어드레스(cwsra1, ..., cwsra(m-1))를 발생한다. 인버터들(I15, I16)은 현재 상태에서 다음의 라이트 마스터 로우 어드레스를 미리 발생한다. 즉, 인버터들(I15, I16)을 추가함에 의해서 현재의 로우 어드레스를 변경하지 않고, 현재 상태에서 다음의 라이트 마스터 로우 어드레스를 발생하게 된다.
도10은 본 발명의 리드 어드레스 발생회로의 실시예의 회로도로서, 도5에 나타낸 리드 어드레스 발생회로의 구성과 동일하고, 리드 로우 어드레스 발생회로(50)의 m비트 쉬프트 레지스터(RRA0 ~ RRA(m-1))를 구성하는 레지스터(RRA0)에 인버터(I15)가 추가되고, 레지스터들(RRA1, ..., RRA(m-1))에 인버터(I16)가 추가된 리드 로우 어드레스 발생회로(52')로 구성된 것이 상이하다.
레지스터(RRA0)의 인버터(I15)는 리드 슬레이브 로우 어드레스(rsra0, ...)를 각각 반전하여 어드레스(crsra0, ...)를 발생하고, 레지스터들(RRA1, ..., RRA(m-1)) 각각의 인버터(I16)는 리드 슬레이브 로우 어드레스(rsra1, ..., rsra(m-1))를 각각 반전하여 어드레스(crsra1, ..., crsra(m-1))를 발생한다. 인버터들(I15, I16)은 현재 상태에서 다음의 리드 마스터 로우 어드레스를 미리 발생한다. 즉, 인버터들(I15, I16)을 추가함에 의해서 현재의 로우 어드레스를 변경하지 않고, 현재 상태에서 다음의 리드 마스터 로우 어드레스를 발생하게 된다.
도11a는 본 발명의 실시예의 풀 플래그 신호 발생회로를, 도11b는 실시예의 엠티 플래그 신호 발생회로를 나타내는 것이다.
풀 플래그 신호 발생회로는 비교회로(70), 및 플립플롭(72)으로 구성되고, 엠티 플래그 신호 발생회로는 비교회로(74), 및 플립플롭(76)으로 구성되어 있다.
도11a에 나타낸 회로의 동작을 설명하면 다음과 같다.
비교회로(70)는 라이트 슬레이브 컬럼 어드레스(wsca(n-1))가 "1"인 경우에는 라이트 마스터 로우 및 컬럼 어드레스(wmra0, wmra(m-1) ~ wmra1, wmca0,wmca(n-1) ~ wmca1)와 리드 로우 및 컬럼 어드레스(rmra(m-1) ~ rmra0, rmcan ~ rmca1)를 각각 비교하고, 라이트 슬레이브 컬럼 어드레스(wsca(n-1))가 "0"인 경우에는 라이트 로우 및 컬럼 어드레스(cwsra(m-1) ~ cwsra0, wmca0, wmca(n-1) ~ wmca1)와 리드 로우 및 컬럼 어드레스(rmra(m-1) ~ rmra0, rmca(n-1) ~ rmca1)를 각각 비교하여 비교 결과가 일치하면 제어신호(WCO)를 발생한다. 플립플롭(72)은 내부 라이트 클럭신호(iwck)에 응답하여 제어신호(WCO)를 래치하여 풀 플래그 신호(Full)를 발생한다.
도11b에 나타낸 회로의 동작을 설명하면 다음과 같다.
비교회로(74)는 리드 슬레이브 컬럼 어드레스(rsca(n-1))가 "1"인 경우에는 라이트 마스터 로우 및 컬럼 어드레스(wmra(m-1) ~ wmra0, wmca(n-1) ~ wmca1)와 리드 로우 및 컬럼 어드레스(rmra0, rmra(m-1) ~ rmra1, rmca0, rmca(n-1) ~ rmca1)를 각각 비교하고, 리드 슬레이브 컬럼 어드레스(rsca(n-1))가 "0"인 경우에는 라이트 로우 및 컬럼 어드레스(wmra(m-1) ~ wmra0, wmca(n-1) ~ wmca0)와 리드 로우 및 컬럼 어드레스(crsra(m-1) ~ crsra0, rmca0, rmca(n-1) ~ rmca1)를 각각 비교하여 비교 결과가 일치하면 제어신호(RCO)를 발생한다. 플립플롭(76)은 내부 리드 클럭신호(irck)에 응답하여 제어신호(RCO)를 래치하여 엠티 플래그 신호(Empty)를 발생한다.
즉, 본 발명의 선입 선출 메모리의 플래그 신호 발생회로는 풀 플래그 신호(Full)를 발생하기 위하여 다음의 라이트 마스터 로우 및 컬럼 어드레스와 현재의 리드 마스터 로우 및 컬럼 어드레스를 비교하고, 엠티 플래그 신호(Empty)를발생하기 위하여 다음의 리드 마스터 로우 및 컬럼 어드레스와 현재의 라이트 마스터 로우 및 컬럼 어드레스를 비교한다.
따라서, 본 발명의 선입 선출 메모리의 플래그 신호 발생회로는 플래그 신호들의 발생 시점을 앞당길 수 있다.
그런데, 도9, 10에 나타낸 본 발명의 라이트 및 리드 어드레스 발생회로는 워드 라인과 비트 라인쌍의 개수 만큼의 레지스터들을 직렬 연결한 쉬프트 레지스터가 필요하게 됨으로써 회로 구성이 복잡해지게 된다.
도12는 본 발명의 다른 실시예의 라이트 어드레스 발생회로의 회로도로서, n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCAn)로 구성된 컬럼 어드레스 발생회로(40), (m-y)비트 직렬 순회 쉬프트 레지스터(WRA10 ~ WRA1(m-y-1))(80)와 y비트 직렬 순회 쉬프트 레지스터(WRA00 ~ WRA0(y-1))(82)로 구성된 로우 어드레스 발생회로, 제어회로들(84, 86), 및 인버터들(I11, I12)로 구성되어 있다.
컬럼 어드레스 발생회로(40)의 구성은 도9에 나타낸 컬럼 어드레스 발생회로(40)의 구성과 동일하다.
(m-y)비트 직렬 순회 쉬프트 레지스터(WRA00 ~ WRA0(m-y-1))(80)는 도9에 나타낸 m비트 직렬 쉬프트 레지스터를 구성하는 m-y개의 레지스터를 직렬 연결하고 구성하고, y비트 직렬 순회 쉬프트 레지스터(WRA10 ~ WRA1(y-1))(82)는 도9에 나타낸 m비트 직렬 쉬프트 레지스터를 구성하는 y개의 레지스터를 직렬 연결하여 구성되어 있다.
그리고, 제어회로(84)는 도9에 나타낸 제어회로(44)와 동일하게 구성되어 있고, 제어회로(86)는 인버터들(I17, I18, I19), 및 AND게이트들(AND2, AND3)로 구성되어 있다.
도12에 나타낸 회로의 동작을 설명하면 다음과 같다.
n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))는 리셋 신호(reset)에 응답하여 리셋되고, 내부 라이트 클럭신호(iwck)에 응답하여 쉬프팅 동작을 수행한다. 즉, 도9에 나타낸 n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))와 동일하게 동작한다.
(m-y)비트 직렬 순회 쉬프트 레지스터(WRA00 ~ WRA0(m-y-1))는 리셋 신호(reset)에 응답하여 리셋되고, 제어회로(84)의 출력신호에 응답하여 쉬프팅 동작을 수행한다. 즉, (m-y)비트 직렬 순회 쉬프트 레지스터(WRA00 ~ WRA0(m-y-1))는 n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))로부터 캐리가 발생되면 쉬프팅 동작을 수행한다. 즉, 도9에 나타낸 m비트 직렬 순회 쉬프트 레지스터(WRA0 ~ WRA(m-1))와 동일하게 동작한다.
그리고, y비트 직렬 순회 쉬프트 레지스터(WRA10 ~ WRA1(y-1))는 리셋 신호(reset)에 응답하여 리셋되고, 제어회로(86)의 출력신호에 응답하여 쉬프팅 동작을 수행한다. 즉, y비트 직렬 순회 쉬프트 레지스터(WRA10 ~ WRA1(y-1))는 n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))와 (m-y)비트 직렬 순회 쉬프트 레지스터(WRA00 ~ WRA-0(m-y-1))로부터 캐리가 발생되면 쉬프팅 동작을 수행한다.
제어회로(86)의 인버터들(I17, I18)은 n비트 직렬 순회 쉬프트 레지스터(WCA0 ~ WCA(n-1))로부터 발생되는 라이트 슬레이브 컬럼어드레스(wsca(n-1))와 (m-y)비트 직렬 순회 쉬프트 레지스터(WRA00 ~ WRA0(m-y-1))로부터 발생되는 라이트 슬레이브 로우 어드레스(wsra0(m-y-1))를 반전함에 의해서 캐리를 검출한다. AND게이트(AND2)는 인버터들(I17, I18)의 출력신호를 논리곱하고, AND게이트(AND3)는 AND게이트(AND2)와 내부 라이트 클럭신호(iwck)를 논리곱한다. 그래서, AND게이트(AND3)와 AND게이트(AND3)의 출력신호를 인버터(I19)에 의해서 반전한 신호를 이용하여 y비트 직렬 순회 쉬프트 레지스터(WRA10 ~ WRA1(y-1))의 CMOS전송 게이트들(C1, C2, C3, C4)을 제어하게 된다.
도12에 나타낸 쉬프트 레지스터는 m비트 직렬 쉬프트 레지스터를 (m-y)비트 직렬 쉬프트 레지스터와 y비트 직렬 쉬프트 레지스터로 분리하여 구성함으로써 직렬 쉬프트 레지스터를 구성하는 레지스터들의 수가 줄어들게 되어 회로 구성이 간단해진다.
도13은 본 발명의 다른 실시예의 리드 어드레스 발생회로의 회로도로서, n비트 직렬 순회 쉬프트 레지스터(RCA0 ~ RCAn)로 구성된 컬럼 어드레스 발생회로(50), 및 (m-y)비트 직렬 순회 쉬프트 레지스터(RRA10 ~ RRA1(m-y-1))(90)와 y비트 직렬 순회 쉬프트 레지스터(RRA00 ~ RRA0(y-1))(92)로 구성된 로우 어드레스 발생회로, 제어회로들(94, 96), 및 인버터들(I11, I12)로 구성되어 있다.
컬럼 어드레스 발생회로(50)의 구성은 도10에 나타낸 컬럼 어드레스 발생회로(50)의 구성과 동일하다.
(m-y)비트 직렬 순회 쉬프트 레지스터(RRA00 ~ RRA0(m-y-1))(90)는 도10에 나타낸 m비트 직렬 쉬프트 레지스터를 구성하는 m-y개의 레지스터를 직렬 연결하고구성하고, y비트 직렬 순회 쉬프트 레지스터(RRA10 ~ RRA1(y-1))(92)는 도10에 나타낸 m비트 직렬 쉬프트 레지스터를 구성하는 y개의 레지스터를 직렬 연결하여 구성되어 있다.
제어회로들(94, 96)의 구성은 도12에 나타낸 제어회로들(84, 86)의 구성과 동일하며, 단지 입력되는 신호만 다를 뿐이다.
도13에 나타낸 회로의 동작은 도12에 나타낸 회로의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
상술한 실시예에서는 로우 어드레스 발생회로를 2개의 쉬프트 레지스터로 분리하여 구성한 것을 나타내었으나, 로우 어드레스 및 컬럼 어드레스 발생회로를 2개 이상의 쉬프트 레지스터로 분리하여 구성하여도 상관없다.
도14a는 본 발명의 다른 실시예의 플래그 발생회로의 블록도로서, 도14b는 다른 실시예의 엠티 플래그 신호 발생회로를 나타내는 것이다.
풀 플래그 신호 발생회로는 비교회로(100), 및 플립플롭(102)으로 구성되고, 엠티 플래그 신호 발생회로는 비교회로(104), 및 플립플롭(106)으로 구성되어 있다.
도14a에 나타낸 회로의 동작을 설명하면 다음과 같다.
비교회로(100)는 라이트 슬레이브 컬럼 어드레스(wsca(n-1))가 "1"인 경우에는 라이트 마스터 로우 및 컬럼 어드레스(wmra10, wmra(y-1) ~ wmra11, wmra00, wmra0(m-y-1) ~ wmra01, wmca0, wmca(n-1) ~ wmca1)와 리드 로우 및 컬럼 어드레스(rmra1(y-1) ~ rmra10, rmra(m-y-1) ~ rmra0, rmcan ~ rmca1)를 각각 비교하고, 라이트 슬레이브 컬럼 어드레스(wsca(n-1))가 "0"인 경우에는 라이트 로우 및 컬럼 어드레스(cwsra(y-1) ~ cwsra0, cwsra(m-y-1) ~ cswra0, wmca0, wmca(n-1) ~ wmca1)와 리드 로우 및 컬럼 어드레스(rmra1(y-1) ~ rmra10, rmra(m-y-1) ~ rmra0, rmcan ~ rmca1)를 각각 비교하여 비교 결과가 일치하면 제어신호(WCO)를 발생한다. 플립플롭(102)은 내부 라이트 클럭신호(iwck)에 응답하여 제어신호(WCO)를 래치하여 풀 플래그 신호(Full)를 발생한다.
도14b에 나타낸 회로의 동작을 설명하면 다음과 같다.
비교회로(104)는 리드 슬레이브 컬럼 어드레스(rscan)가 "1"인 경우에는 라이트 마스터 로우 및 컬럼 어드레스(wmra1(y-1) ~ wmra10, wmca0(m-y-1) ~ wmca00, wmca(n-1) ~ wmca0)와 리드 로우 및 컬럼 어드레스(rmra10, rmra1(y-1) ~ rmra11, rmca00, rmca0(m-y-1) ~ rmca01, rmra0, rmra(n-1) ~ rmra1)를 각각 비교하고, 리드 슬레이브 컬럼 어드레스(rsca(n-1))가 "0"인 경우에는 라이트 로우 및 컬럼 어드레스(cwsra10, cwsra1(y-1) ~ cwsra11, cwsra00, cwsra0(y-1) ~ cwsca01, wmca(n-1) ~wmca0)와 리드 로우 및 컬럼 어드레스(rmca0, rmca(n-1) ~ rmca1)를 각각 비교하여 비교 결과가 일치하면 제어신호(RCO)를 발생한다. 플립플롭(106)은 내부 리드 클럭신호(irck)에 응답하여 제어신호(RCO)를 래치하여 엠티 플래그 신호(Empty)를 발생한다.
즉, 본 발명의 선입 선출 메모리의 플래그 신호 발생회로는 풀 플래그 신호(Full)를 발생하기 위하여 다음의 라이트 마스터 로우 및 컬럼 어드레스와 현재의 리드 마스터 로우 및 컬럼 어드레스를 비교하고, 엠티 플래그 신호(Empty)를발생하기 위하여 다음의 리드 마스터 로우 및 컬럼 어드레스와 현재의 라이트 마스터 로우 및 컬럼 어드레스를 비교한다.
도15는 본 발명의 플래그 발생회로의 실시예의 풀 플래그 신호 발생 타이밍도로서, 외부로부터 "로우"레벨의 반전 라이트 인에이블 신호(WEB)(미도시)와 라이트 클럭신호(WCK)가 발생되고, "하이"레벨의 반전 리드 인에이블 신호(REB)(미도시)와 리드 클럭신호(RCK)가 발생되는 경우의 동작 타이밍도이다.
즉, 도7의 타이밍도에 나타낸 바와 같은 방법으로 마지막 라이트 어드레스(wm(k-1))가 발생되면 이때, 마지막 라이트 어드레스(wm(k-1))와 비교되는 것이 아니라 다음에 발생될 첫 번째 라이트 어드레스(wm0)와 리드 어드레스(rm0)를 비교하여 동일하면 제어신호(WCO)를 발생한다. 풀 플래그 신호(Full)는 내부 라이트 클럭신호(iwck)에 응답하여 제어신호(WCO)를 래치하고 출력한다.
따라서, 본 발명의 선입 선출 메모리의 풀 플래그 신호 발생회로는 라이트 클럭신호(WCK)의 발생 시점으로부터 풀 플래그 신호(Full)가 발생될 때까지의 기간(TFull)이 줄어들게 된다.
도16은 본 발명의 플래그 발생회로의 실시예의 엠티 플래그 신호 발생 타이밍도로서, 외부로부터 "로우"레벨의 반전 라이트 인에이블 신호(WEB)(미도시)와 라이트 클럭신호(WCK)가 발생되고, "로우"레벨의 반전 리드 인에이블 신호(REB)(미도시)와 리드 클럭신호(RCK)가 발생되고, 라이트 클럭신호(WCK)의 클럭 주기에 비해서 리드 클럭신호(RCK)의 클럭 주기가 빠른 경우의 동작 타이밍도이다.
도8의 타이밍도에 나타낸 바와 같은 방법으로 라이트 어드레스(wm(k-8))가발생되면 이때, 현재의 라이트 어드레스(wm(k-8))와 현재의 리드 어드레스(wm(k-9))가 비교되는 것이 아니라 다음에 발생될 리드 어드레스(wm(k-8))를 비교하여 동일하면 제어신호(RCO)를 발생한다. 엠티 플래그 신호(Empty)는 내부 리드 클럭신호(irck)에 응답하여 제어신호(RCO)를 래치하고 출력한다.
따라서, 본 발명의 선입 선출 메모리의 엠티 플래그 신호 발생회로는 리드 클럭신호(RCK)의 발생 시점으로부터 엠티 플래그 신호(Empty)가 발생될 때까지의 기간(TEmpty)이 줄어들게 된다.
따라서, 본 발명의 선입 선출 메모리의 플래그 신호 발생회로는 다음의 라이트 어드레스와 현재의 리드 어드레스를 비교함에 의해서 풀 플래그 신호를 발생하고, 현재의 라이트 어드레스와 다음의 리드 어드레스를 비교함에 의해서 엠티 플래그 신호를 발생함으로써 플래그 신호의 발생 시점을 앞당길 수 있다.
상술한 실시예에서는 라이트 어드레스와 리드 어드레스를 발생하기 위한 회로를 쉬프트 레지스터로 구성하였으나, 카운터를 사용하여 구성하는 경우에도 본 발명의 방법을 적용하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 선입 선출 메모리 및 이 메모리의 플래그 신호 발생방법은 플래그 신호가 고속으로 발생됨으로 고속의 시스템에 적용이 용이하다.

Claims (13)

  1. 라이트 클럭신호에 응답하여 라이트 어드레스를 발생하기 위한 라이트 어드레스 발생수단;
    리드 클럭신호에 응답하여 리드 어드레스를 발생하기 위한 리드 어드레스 발생수단;
    복수개의 라이트 및 리드 워드 라인들과 복수개의 라이트 및 리드 비트 라인들 각각의 사이에 복수개의 메모리 셀들을 구비하고, 상기 라이트 어드레스에 응답하여 라이트 데이터를 저장하고, 상기 리드 어드레스에 응답하여 리드 데이터를 출력하기 위한 메모리 셀 어레이; 및
    다음의 라이트 어드레스와 현재의 리드 어드레스를 비교하여 동일하면 상기 라이트 클럭신호에 응답하여 풀 플래그 신호를 발생하고, 현재의 라이트 어드레스와 다음의 리드 어드레스를 비교하여 동일하면 상기 리드 클럭신호에 응답하여 엠티 플래그 신호를 발생하기 위한 플래그 신호 발생수단을 구비하는 것을 특징으로 하는 선입 선출 메모리.
  2. 제1항에 있어서, 상기 라이트 어드레스 발생수단은
    상기 복수개의 라이트 비트 라인들을 선택하기 위한 라이트 컬럼 어드레스를 발생하기 위한 라이트 컬럼 어드레스 발생수단; 및
    상기 복수개의 라이트 워드 라인들을 선택하기 위한 라이트 로우 어드레스를발생하기 위한 라이트 로우 어드레스 발생수단을 구비하는 것을 특징으로 하는 선입 선출 메모리.
  3. 제2항에 있어서, 상기 라이트 컬럼 어드레스 발생수단은
    상기 라이트 컬럼 어드레스를 발생하기 위한 적어도 하나이상의 소정 비트의 직렬 순회 제1쉬프트 레지스터를 구비하고,
    상기 소정 비트의 직렬 순회 제1쉬프트 레지스터는 리셋 신호에 응답하여 상기 라이트 컬럼 어드레스를 리셋하고, 상기 라이트 클럭신호의 상승 천이에 응답하여 라이트 마스터 컬럼 어드레스를 발생하고, 상기 라이트 클럭신호의 하강 천이에 응답하여 라이트 슬레이브 컬럼 어드레스를 발생하는 것을 특징으로 하는 선입 선출 메모리.
  4. 제2항에 있어서, 상기 라이트 로우 어드레스 발생수단은
    상기 라이트 로우 어드레스를 발생하기 위한 적어도 하나이상의 소정 비트의 직렬 순회 제2쉬프트 레지스터를 구비하고,
    상기 소정 비트의 직렬 순회 제2쉬프트 레지스터는 상기 리셋 신호에 응답하여 상기 라이트 로우 어드레스를 리셋하고, 상기 라이트 컬럼 어드레스 발생수단으로부터 캐리가 발생되면 상기 라이트 클럭신호의 상승 천이에 응답하여 라이트 마스터 로우 어드레스를 발생하고, 상기 라이트 클럭신호의 하강 천이에 응답하여 라이트 슬레이브 로우 어드레스 및 다음의 라이트 로우 어드레스를 발생하는 것을 특징으로 하는 선입 선출 메모리.
  5. 제2항에 있어서, 상기 라이트 컬럼 어드레스 발생수단이 소정 개수의 소정 비트의 직렬 순회 제1쉬프트 레지스터들로 구성되는 경우에
    상기 소정 개수의 직렬 순회 제1쉬프트 레지스터들 각각은
    상기 리셋 신호에 응답하여 상기 라이트 컬럼 어드레스를 리셋하고, 상기 소정 개수의 직렬 순회 쉬프트 레지스터들중 하위 비트를 발생하기 위한 직렬 순회 쉬프트 레지스터들로부터 캐리가 발생되면 상기 라이트 클럭신호의 상승 천이에 응답하여 라이트 마스터 컬럼 어드레스를 발생하고, 상기 라이트 클럭신호의 하강 천이에 응답하여 라이트 슬레이브 컬럼 어드레스 및 다음의 라이트 슬레이브 컬럼 어드레스를 발생하는 것을 특징으로 하는 선입 선출 메모리.
  6. 제2항에 있어서, 상기 라이트 로우 어드레스 발생수단이 소정 개수의 소정 비트의 직렬 순회 쉬프트 제2레지스터들로 구성되는 경우에
    상기 소정 개수의 직렬 순회 제2쉬프트 레지스터들 각각은
    상기 리셋 신호에 응답하여 상기 라이트 로우 어드레스를 리셋하고, 상기 라이트 컬럼 어드레스 발생수단 및 상기 소정 개수의 직렬 순회 쉬프트 레지스터들중 하위 비트를 발생하기 위한 직렬 순회 쉬프트 레지스터들로부터 캐리가 발생되면 상기 라이트 클럭신호의 상승 천이에 응답하여 라이트 마스터 로우 어드레스를 발생하고, 상기 라이트 클럭신호의 하강 천이에 응답하여 라이트 슬레이브 로우 어드레스 및 다음의 라이트 로우 어드레스를 발생하는 것을 특징으로 하는 선입 선출 메모리.
  7. 제1항에 있어서, 상기 리드 어드레스 발생수단은
    상기 복수개의 리드 비트 라인들을 선택하기 위한 리드 컬럼 어드레스를 발생하기 위한 리드 컬럼 어드레스 발생수단; 및
    상기 복수개의 리드 워드 라인들을 선택하기 위한 리드 로우 어드레스를 발생하기 위한 리드 로우 어드레스 발생수단을 구비하는 것을 특징으로 하는 선입 선출 메모리.
  8. 제7항에 있어서, 상기 리드 컬럼 어드레스 발생수단은
    상기 리드 컬럼 어드레스를 발생하기 위한 적어도 하나이상의 소정 비트의 직렬 순회 제3쉬프트 레지스터를 구비하고,
    상기 소정 비트의 직렬 순회 제3쉬프트 레지스터는 리셋 신호에 응답하여 상기 리드 컬럼 어드레스를 리셋하고, 상기 리드 클럭신호의 상승 천이에 응답하여 리드 마스터 컬럼 어드레스를 발생하고, 상기 리드 클럭신호의 하강 천이에 응답하여 리드 슬레이브 컬럼 어드레스를 발생하는 것을 특징으로 하는 선입 선출 메모리.
  9. 제7항에 있어서, 상기 리드 로우 어드레스 발생수단은
    상기 리드 로우 어드레스를 발생하기 위한 적어도 하나이상의 소정 비트의 직렬 순회 제4쉬프트 레지스터를 구비하고,
    상기 소정 비트의 직렬 순회 제4쉬프트 레지스터는 상기 리셋 신호에 응답하여 상기 리드 로우 어드레스를 리셋하고, 상기 리드 컬럼 어드레스 발생수단으로부터 캐리가 발생되면 상기 리드 클럭신호의 상승 천이에 응답하여 리드 마스터 로우 어드레스를 발생하고, 상기 리드 클럭신호의 하강 천이에 응답하여 리드 슬레이브 로우 어드레스 및 다음의 리드 로우 어드레스를 발생하는 것을 특징으로 하는 선입 선출 메모리.
  10. 제7항에 있어서, 상기 라이트 컬럼 어드레스 발생수단이 소정 개수의 소정 비트의 직렬 순회 제3쉬프트 레지스터들로 구성되는 경우에
    상기 소정 개수의 직렬 순회 제3쉬프트 레지스터들 각각은
    상기 리셋 신호에 응답하여 상기 라이트 컬럼 어드레스를 리셋하고, 상기 소정 개수의 직렬 순회 쉬프트 레지스터들중 하위 비트를 발생하기 위한 직렬 순회 쉬프트 레지스터들로부터 캐리가 발생되면 상기 라이트 클럭신호의 상승 천이에 응답하여 라이트 마스터 컬럼 어드레스를 발생하고, 상기 라이트 클럭신호의 하강 천이에 응답하여 라이트 슬레이브 컬럼 어드레스 및 다음의 라이트 슬레이브 컬럼 어드레스를 발생하는 것을 특징으로 하는 선입 선출 메모리.
  11. 제7항에 있어서, 상기 라이트 로우 어드레스 발생수단이 소정 개수의 소정비트의 직렬 순회 쉬프트 제2레지스터들로 구성되는 경우에
    상기 소정 개수의 직렬 순회 제4쉬프트 레지스터들 각각은
    상기 리셋 신호에 응답하여 상기 라이트 로우 어드레스를 리셋하고, 상기 라이트 컬럼 어드레스 발생수단 및 상기 소정 개수의 직렬 순회 쉬프트 레지스터들중 하위 비트를 발생하기 위한 직렬 순회 쉬프트 레지스터들로부터 캐리가 발생되면 상기 라이트 클럭신호의 상승 천이에 응답하여 라이트 마스터 로우 어드레스를 발생하고, 상기 라이트 클럭신호의 하강 천이에 응답하여 라이트 슬레이브 로우 어드레스 및 다음의 라이트 로우 어드레스를 발생하는 것을 특징으로 하는 선입 선출 메모리.
  12. 제1항에 있어서, 상기 플래그 신호 발생수단은
    상기 다음의 라이트 어드레스와 현재의 리드 어드레스를 비교하여 동일하면 제1비교 일치 신호를 발생하기 위한 제1비교회로;
    상기 라이트 클럭신호에 응답하여 상기 제1비교 일치 신호를 입력하여 상기 풀 플래그 신호를 발생하기 위한 제1플립플롭;
    상기 현재의 라이트 어드레스와 다음의 리드 어드레스를 비교하여 동일하면 제2비교 일치 신호를 발생하기 위한 제2비교회로; 및
    상기 리드 클럭신호에 응답하여 상기 제2비교 일치 신호를 입력하여 상기 엠티 플래그 신호를 발생하기 위한 제2플립플롭을 구비하는 것을 특징으로 하는 선입 선출 메모리.
  13. 복수개의 라이트 및 리드 워드 라인들과 복수개의 라이트 및 리드 비트 라인들 각각의 사이에 복수개의 메모리 셀들을 구비하고, 라이트 어드레스에 응답하여 라이트 데이터를 저장하고, 리드 어드레스에 응답하여 리드 데이터를 출력하기 위한 메모리 셀 어레이를 구비한 선입 선출 메모리의 플래그 신호 발생방법에 있어서,
    라이트 클럭신호에 응답하여 라이트 어드레스를 발생하고, 리드 클럭신호에 응답하여 리드 어드레스를 발생하는 단계; 및
    다음의 라이트 어드레스와 현재의 리드 어드레스를 비교하여 동일하면 상기 라이트 클럭신호에 응답하여 풀 플래그 신호를 발생하고, 현재의 라이트 어드레스와 다음의 리드 어드레스를 비교하여 동일하면 상기 리드 클럭신호에 응답하여 엠티 플래그 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 선입 선출 메모리의 플래그 신호 발생방법.
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