JPH05298266A - マルチプロセッサシステムのプロセッサ間通信方式 - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサ間通信時間の短縮を図る。 【構成】 送信時応答信号確認ＡＮＤ回路１６と全スレ
ーブプロセッサ応答信号出力用ＯＲ回路１７と応答信号
ＡＮＤ回路１９とは、マスタプロセッサ１から全スレー
ブプロセッサ２〜５への同一データ送信時に、全応答信
号出力回路２１，３１，４１および５１による応答信号
の出力を確認する。受信時応答信号確認ＡＮＤ回路１５
と全スレーブプロセッサ応答信号出力用ＯＲ回路１７と
応答信号ＯＲ回路１８と計数回路２０とは、全スレーブ
プロセッサ２〜５からマスタプロセッサ１へのデータ送
信時に、同様の確認を行う。禁止用ＮＡＮＤ回路３２，
４２および５２と応答信号出力用ＡＮＤ回路３３，４３
および５３とは、全スレーブプロセッサ２〜５からマス
タプロセッサ１へのデータ送信時に、各スレーブプロセ
ッサ２〜５からのデータおよび応答信号の送信の優先順
序を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチプロセッサシステ
ムのプロセッサ間通信方式に関し、特にマスタプロセッ
サと複数のスレーブプロセッサとから構成されるマルチ
プロセッサシステムにおいてマスタプロセッサから全て
のスレーブプロセッサへの同一のデータの送信とマスタ
プロセッサからの要求に基づく全てのスレーブプロセッ
サからマスタプロセッサへのデータの送信（マスタプロ
セッサにとってはデータの受信）とが行われる場合のマ
ルチプロセッサシステムのプロセッサ間通信方式に関す
る。

【０００２】

【従来の技術】従来、この種のマルチプロセッサシステ
ムのプロセッサ間通信方式では、マスタプロセッサから
全てのスレーブプロセッサへの同一のデータの送信は次
のようにして実現されていた。

【０００３】マスタプロセッサは、１回の通信（スレー
ブプロセッサに対して送信対象のデータとアドレス（デ
ータを書き込むべきスレーブプロセッサ内の領域を特定
するためのアドレス。全てのスレーブプロセッサについ
て共通のアドレスが指定される）とを出力してからスレ
ーブプロセッサからの応答信号を確認するまでの通信を
「１回の通信」とする）で、唯一のスレーブプロセッサ
に対しての送信を行う。

【０００４】マスタプロセッサは、データ送信先のスレ
ーブプロセッサを順に変えて上述の「１回の通信」を繰
り返すことによって、全てのスレーブプロセッサに対す
るデータの送信を実現する。

【０００５】すなわち、スレーブプロセッサの数に等し
い回数の通信が行われることにより、全てのスレーブプ
ロセッサに対する送信が実現される。

【０００６】また、従来、この種のマルチプロセッサシ
ステムのプロセッサ間通信方式では、マスタプロセッサ
からの要求に基づく全てのスレーブプロセッサからマス
タプロセッサへのデータの送信は次のようにして実現さ
れていた。

【０００７】マスタプロセッサは、１回の通信（アドレ
ス（データを読み出すべきスレーブプロセッサ内の領域
を特定するためのアドレス。全てのスレーブプロセッサ
について共通のアドレスが指定される）の指定等によっ
てスレーブプロセッサに対してデータの送信を要求して
からスレーブプロセッサからのデータを受信しスレーブ
プロセッサからの応答信号を確認するまでの通信を「１
回の通信」とする）で、唯一のスレーブプロセッサから
のデータの受信を行う。

【０００８】マスタプロセッサは、データ送信元のスレ
ーブプロセッサを順に変えて上述の「１回の通信」を繰
り返すことによって、全てのスレーブプロセッサからの
受信を実現する。

【０００９】すなわち、スレーブプロセッサの数に等し
い回数の通信が行われることにより、全てのスレーブプ
ロセッサからのデータの受信が実現される。

【００１０】

【発明が解決しようとする課題】上述した従来のマルチ
プロセッサシステムのプロセッサ間通信方式では、マス
タプロセッサは１回の通信で１つのスレーブプロセッサ
との間のデータの送信または受信しか実現することがで
きないので、スレーブプロセッサの数に比例してプロセ
ッサ間通信時間（マスタプロセッサと全てのスレーブプ
ロセッサとの間の通信時間）が長大になるという問題点
があった。

【００１１】本発明の目的は、上述の点に鑑み、スレー
ブプロセッサの数が多くなってもプロセッサ間通信時間
がそれほど長大にならないマルチプロセッサシステムの
プロセッサ間通信方式を提供することにある。

【００１２】

【課題を解決するための手段】本発明のマルチプロセッ
サシステムのプロセッサ間通信方式は、マスタプロセッ
サから全てのスレーブプロセッサに同一のデータが送信
される際および全てのスレーブプロセッサからマスタプ
ロセッサにデータが送信される際にマスタプロセッサに
対する応答信号を出力する各スレーブプロセッサ内の応
答信号出力回路と、マスタプロセッサから全てのスレー
ブプロセッサに同一のデータが送信される際に全てのス
レーブプロセッサ内の前記応答信号出力回路によって応
答信号が出力されたことを確認するマスタプロセッサ内
のデータ送信時応答信号確認手段と、全てのスレーブプ
ロセッサからマスタプロセッサにデータが送信される際
に全てのスレーブプロセッサ内の前記応答信号出力回路
によって応答信号が出力されたことを確認するマスタプ
ロセッサ内のデータ受信時応答信号確認手段と、全ての
スレーブプロセッサからマスタプロセッサにデータが送
信される際に各スレーブプロセッサからのデータの送信
の優先順序を制御するスレーブプロセッサ内の優先順序
制御手段と、マスタプロセッサから全てのスレーブプロ
セッサに同一のデータが送信される際にマスタプロセッ
サから送信されてくるデータを受信する各スレーブプロ
セッサ内のデータ受信回路と、全てのスレーブプロセッ
サからマスタプロセッサにデータが送信される際に前記
優先順序制御手段により制御された優先順序に基づいて
各スレーブプロセッサ内の前記応答信号出力回路によっ
て出力される応答信号に基づきゲートを開きデータをマ
スタプロセッサに対して送信する各スレーブプロセッサ
内のデータ送信回路と、全てのスレーブプロセッサから
マスタプロセッサにデータが送信される際に各スレーブ
プロセッサ内の前記応答信号出力回路によって出力され
る応答信号に基づく各スレーブプロセッサに対応する領
域に各スレーブプロセッサ内の前記データ送信回路から
送信されてくるデータを取り込むマスタプロセッサ内の
データ受信手段とを有する。

【００１３】

【作用】本発明のマルチプロセッサシステムのプロセッ
サ間通信方式では、各スレーブプロセッサ内の応答信号
出力回路がマスタプロセッサから全てのスレーブプロセ
ッサに同一のデータが送信される際および全てのスレー
ブプロセッサからマスタプロセッサにデータが送信され
る際にマスタプロセッサに対する応答信号を出力し、マ
スタプロセッサ内のデータ送信時応答信号確認手段がマ
スタプロセッサから全てのスレーブプロセッサに同一の
データが送信される際に全てのスレーブプロセッサ内の
応答信号出力回路によって応答信号が出力されたことを
確認し、マスタプロセッサ内のデータ受信時応答信号確
認手段が全てのスレーブプロセッサからマスタプロセッ
サにデータが送信される際に全てのスレーブプロセッサ
内の応答信号出力回路によって応答信号が出力されたこ
とを確認し、スレーブプロセッサ内の優先順序制御手段
が全てのスレーブプロセッサからマスタプロセッサにデ
ータが送信される際に各スレーブプロセッサからのデー
タの送信の優先順序を制御し、各スレーブプロセッサ内
のデータ受信回路がマスタプロセッサから全てのスレー
ブプロセッサに同一のデータが送信される際にマスタプ
ロセッサから送信されてくるデータを受信し、各スレー
ブプロセッサ内のデータ送信回路が全てのスレーブプロ
セッサからマスタプロセッサにデータが送信される際に
優先順序制御手段により制御された優先順序に基づいて
各スレーブプロセッサ内の応答信号出力回路によって出
力される応答信号に基づきゲートを開きデータをマスタ
プロセッサに対して送信し、マスタプロセッサ内のデー
タ受信手段が全てのスレーブプロセッサからマスタプロ
セッサにデータが送信される際に各スレーブプロセッサ
内の応答信号出力回路によって出力される応答信号に基
づく各スレーブプロセッサに対応する領域に各スレーブ
プロセッサ内のデータ送信回路から送信されてくるデー
タを取り込む。

【００１４】

【実施例】次に、本発明について図面を参照して詳細に
説明する。

【００１５】図１は、本発明のマルチプロセッサシステ
ムのプロセッサ間通信方式の一実施例の構成を示すブロ
ック図である。本実施例のマルチプロセッサシステムの
プロセッサ間通信方式は、マスタプロセッサ１と、スレ
ーブプロセッサ２〜５と、リードライト識別信号線１０
０と、アドレスバス２００と、データバス３００と、応
答信号線４０２〜４０５とを含んで構成されている。

【００１６】マスタプロセッサ１は、受信データバッフ
ァ１０と、受信データ用ＡＮＤ回路１１〜１４と、受信
時応答信号確認ＡＮＤ回路１５と、送信時応答信号確認
ＡＮＤ回路１６と、全スレーブプロセッサ応答信号出力
用ＯＲ回路１７と、応答信号ＯＲ回路１８と、応答信号
ＡＮＤ回路１９と、計数回路２０と、全スレーブプロセ
ッサ応答信号線４０１とを含んで構成されている。

【００１７】スレーブプロセッサ２は、応答信号出力回
路２１と、データ受信回路２４と、データ送信回路２５
とを含んで構成されている。

【００１８】スレーブプロセッサ３は、応答信号出力回
路３１と、禁止用ＮＡＮＤ回路３２と、応答信号出力用
ＡＮＤ回路３３と、データ受信回路３４と、データ送信
回路３５とを含んで構成されている。

【００１９】スレーブプロセッサ４は、応答信号出力回
路４１と、禁止用ＮＡＮＤ回路４２と、応答信号出力用
ＡＮＤ回路４３と、データ受信回路４４と、データ送信
回路４５とを含んで構成されている。

【００２０】スレーブプロセッサ５は、応答信号出力回
路５１と、禁止用ＮＡＮＤ回路５２と、応答信号出力用
ＡＮＤ回路５３と、データ受信回路５４と、データ送信
回路５５とを含んで構成されている。

【００２１】なお、送信時応答信号確認ＡＮＤ回路１
６，全スレーブプロセッサ応答信号出力用ＯＲ回路１７
および応答信号ＡＮＤ回路１９によってデータ送信時応
答信号確認手段が実現され、受信時応答信号確認ＡＮＤ
回路１５，全スレーブプロセッサ応答信号出力用ＯＲ回
路１７，応答信号ＯＲ回路１８および計数回路２０によ
ってデータ受信時応答信号確認手段が実現され、禁止用
ＮＡＮＤ回路３２，４２および５２ならびに応答信号出
力用ＡＮＤ回路３３，４３および５３によって優先順序
制御手段が実現され、受信データバッファ１０および受
信データ用ＡＮＤ回路１１〜１４によってデータ受信手
段が実現される。

【００２２】次に、このように構成された本実施例のマ
ルチプロセッサシステムのプロセッサ間通信方式の動作
について説明する。

【００２３】第１に、マスタプロセッサ１が全てのスレ
ーブプロセッサ２〜５に対して同一のデータを送信する
場合の動作について説明する。

【００２４】この場合には、マスタプロセッサ１は、デ
ータバス３００上に送信対象のデータを出力し、アドレ
スバス２００上にアドレス（データを書き込むべきスレ
ーブプロセッサ２〜５内の領域を特定するためのアドレ
ス）を出力し、リードライト識別信号線１００上にライ
ト識別信号（“０”の値を有する「マスタプロセッサ１
にとってのデータの送信」を示す信号）を出力する。こ
れらの出力によって「１回の通信」が始まる。なお、ア
ドレスバス２００上のアドレスはスレーブプロセッサ２
〜５について共通のアドレスとなり、アドレスバス２０
０上には１つのアドレスだけが出力される。ただし、ア
ドレスバス２００上で指定されるアドレスが共通であっ
ても各スレーブプロセッサ２〜５で書込みが行われる領
域の絶対アドレスは異なりうる。

【００２５】リードライト識別信号線１００上のライト
識別信号は、スレーブプロセッサ３〜５内の禁止用ＮＡ
ＮＤ回路３２，４２および５２に入力され、マスタプロ
セッサ１からスレーブプロセッサ２〜５へのデータの送
信に対して全てのスレーブプロセッサ２〜５が同時に応
答信号線４０２〜４０５上に応答信号を出力できるよう
に働く。

【００２６】スレーブプロセッサ２〜５内のデータ受信
回路２４，３４，４４および５４は、データバス３００
上のデータを受信し、アドレスバス２００上のアドレス
に基づき特定される領域にそのデータを書き込む。

【００２７】各スレーブプロセッサ２〜５が上述のよう
にしてデータバス３００上のデータを受信した後に、各
応答信号出力回路２１，３１，４１および５１はマスタ
プロセッサ１から送信されてきたデータを各スレーブプ
ロセッサ２〜５が適正に受信したことを示す応答信号
（“１”の値を有する信号）を出力する。

【００２８】上述のライト識別信号（“０”）に基づい
て禁止用ＮＡＮＤ回路３２，４２および５２の出力は
“１”となっているので、応答信号出力用ＡＮＤ回路３
３，４３および５３の出力は応答信号出力回路３１，４
１および５１の出力と同一となる。したがって、各応答
信号出力回路２１，３１，４１および５１によって出力
された応答信号は各応答信号線４０２〜４０５上に同時
に出力されることになる。

【００２９】マスタプロセッサ１内の応答信号ＡＮＤ回
路１９は、各応答信号線４０２〜４０５上の信号のＡＮ
Ｄの演算結果を出力する。したがって、応答信号線４０
２〜４０５上の全ての信号が「スレーブプロセッサ２〜
５によるデータの適正な受信」を示す応答信号
（“１”）である場合には、応答信号ＡＮＤ回路１９は
“１”を出力する。

【００３０】送信時応答信号確認ＡＮＤ回路１６は、応
答信号ＡＮＤ回路１９の出力の“１”とリードライト識
別信号線１００上のライト識別信号の反転値（“１”）
とのＡＮＤの演算結果である“１”を出力する。

【００３１】全スレーブプロセッサ応答信号出力用ＯＲ
回路１７は、送信時応答信号確認ＡＮＤ回路１６の出力
の“１”に基づいて、全スレーブプロセッサ応答信号
（全てのスレーブプロセッサ２〜５に関するデータの送
信または受信が終了したことを示す“１”の値を有する
信号）を全スレーブプロセッサ応答信号線４０１上に出
力する。この全スレーブプロセッサ応答信号の出力によ
り、マスタプロセッサ１による全てのスレーブプロセッ
サ２〜５に対する同一のデータの送信の終了を確認する
ことが可能になり、「１回の通信」が終了する。

【００３２】第２に、マスタプロセッサ１からの要求に
基づいて全てのスレーブプロセッサ２〜５がマスタプロ
セッサ１にデータを送信する場合の動作について説明す
る。

【００３３】この場合には、マスタプロセッサ１は、ア
ドレスバス２００上にアドレス（データを読み出すべき
スレーブプロセッサ２〜５内の領域を特定するためのア
ドレス）を出力し、リードライト識別信号線１００上に
リード識別信号（“１”の値を有する「マスタプロセッ
サ１にとってのデータの受信」を示す信号）を出力す
る。これらの出力がスレーブプロセッサ２〜５がマスタ
プロセッサ１にデータを送信する契機となる「マスタプ
ロセッサ１からの要求」に該当し、これらの出力によっ
て「１回の通信」が始まる。なお、アドレスバス２００
上のアドレスはスレーブプロセッサ２〜５についての共
通のアドレスとなり、アドレスバス２００上には１つの
アドレスだけが出力される。ただし、アドレスバス２０
０上で指定されるアドレスが共通であっても各スレーブ
プロセッサ２〜５で読出しが行われる領域の絶対アドレ
スは異なりうる。

【００３４】リードライト識別信号線１００上のリード
識別信号は、スレーブプロセッサ３〜５内の禁止用ＮＡ
ＮＤ回路３２，４２および５２に入力され、応答信号出
力回路３１，４１および５１によって出力される応答信
号を応答信号線４０３，４０４および４０５上に送出す
ることを禁止できるように働く。

【００３５】各スレーブプロセッサ２〜５は、アドレス
バス２００上のアドレスに基づいて特定される領域のデ
ータを用意する（当該データの読出しが可能な状態にす
る）。当該データの出力が可能になると、その旨が各応
答信号出力回路２１，３１，４１および５１に通知され
る。

【００３６】スレーブプロセッサ２内の応答信号出力回
路２１は、マスタプロセッサ１に送信すべきデータの出
力（読出し）が可能な状態になると、その旨を示す応答
信号（“１”の値を有する信号）を出力する（データ送
信回路２５によるデータの送信が終了すると応答信号出
力回路２１は応答信号の出力を停止して“０”を出力す
る。応答信号出力回路３１，４１および５１についても
同様）。

【００３７】応答信号出力回路２１によって出力された
応答信号は、次のような働き等を行う。 応答信号線４０２を介してマスタプロセッサ１に送
信される。 データバス３００に接続されているデータ送信回路
２５のゲートを開くための信号となる（当該応答信号が
ない限り、データ送信回路２５はデータをマスタプロセ
ッサ１に送信することができない）。 スレーブプロセッサ３内の禁止用ＮＡＮＤ回路３２
の入力となり、応答信号線４０３上に応答信号出力回路
３１からの応答信号が応答信号出力用ＡＮＤ回路３３を
介して出力されることを禁止する。

【００３８】スレーブプロセッサ３内の応答信号出力回
路３１は、マスタプロセッサ１に送信すべきデータの出
力（読出し）が可能な状態になると、その旨を示す応答
信号（“１”の値を有する信号）を出力する。

【００３９】応答信号出力回路３１によって出力された
応答信号は、次のような働きを行う。 応答信号出力用ＡＮＤ回路３３の入力となる。 スレーブプロセッサ４内の禁止用ＮＡＮＤ回路４２
の入力となり、応答信号線４０４上に応答信号出力回路
４１からの応答信号が応答信号出力用ＡＮＤ回路４３を
介して出力されることを禁止する。

【００４０】禁止用ＮＡＮＤ回路３２の出力が“１”で
ある場合（応答信号出力回路２１からの応答信号がなく
なり禁止状態が解除された場合）に、応答信号出力用Ａ
ＮＤ回路３３は、応答信号出力回路３１によって出力さ
れた応答信号を応答信号線４０３上に出力する。

【００４１】応答信号線４０３上の応答信号は、次のよ
うな働き等を行う。 マスタプロセッサ１に送信される。 データバス３００に接続されているデータ送信回路
３５のゲートを開くための信号となる（当該応答信号が
ない限り、データ送信回路３５はデータをマスタプロセ
ッサ１に送信することができない）。

【００４２】スレーブプロセッサ４内の応答信号出力回
路４１は、マスタプロセッサ１に送信すべきデータの出
力（読出し）が可能な状態になると、その旨を示す応答
信号（“１”の値を有する信号）を出力する。

【００４３】応答信号出力回路４１によって出力された
応答信号は、次のような働きを行う。 応答信号出力用ＡＮＤ回路４３の入力となる。 スレーブプロセッサ５内の禁止用ＮＡＮＤ回路５２
の入力となり、応答信号線４０５上に応答信号出力回路
５１からの応答信号が応答信号出力用ＡＮＤ回路５３を
介して出力されることを禁止する。

【００４４】禁止用ＮＡＮＤ回路４２の出力が“１”で
ある場合（応答信号出力回路３１からの応答信号がなく
なり禁止状態が解除された場合）に、応答信号出力用Ａ
ＮＤ回路４３は、応答信号出力回路４１によって出力さ
れた応答信号を応答信号線４０４上に出力する。

【００４５】応答信号線４０４上の応答信号は、次のよ
うな働き等を行う。 マスタプロセッサ１に送信される。 データバス３００に接続されているデータ送信回路
４５のゲートを開くための信号となる（当該応答信号が
ない限り、データ送信回路４５はデータをマスタプロセ
ッサ１に送信することができない）。

【００４６】スレーブプロセッサ５内の応答信号出力回
路５１は、マスタプロセッサ１に送信すべきデータの出
力（読出し）が可能な状態になると、その旨を示す応答
信号（“１”の値を有する信号）を出力する。

【００４７】応答信号出力回路５１によって出力された
応答信号は、応答信号出力用ＡＮＤ回路５３の入力とな
る。

【００４８】禁止用ＮＡＮＤ回路５２の出力が“１”で
ある場合（応答信号出力回路４１からの応答信号がなく
なり禁止状態が解除された場合）に、応答信号出力用Ａ
ＮＤ回路５３は、応答信号出力回路５１によって出力さ
れた応答信号を応答信号線４０５上に出力する。

【００４９】応答信号線４０５上の応答信号は、次のよ
うな働き等を行う。 マスタプロセッサ１に送信される。 データバス３００に接続されているデータ送信回路
５５のゲートを開くための信号となる（当該応答信号が
ない限り、データ送信回路５５はデータをマスタプロセ
ッサ１に送信することができない）。

【００５０】上述のような優先順序制御手段（禁止用Ｎ
ＡＮＤ回路３２，４２および５２ならびに応答信号出力
用ＡＮＤ回路３３，４３および５３）による応答信号の
出力の禁止状態の制御により、スレーブプロセッサ２〜
５からマスタプロセッサ１へのデータおよび応答信号の
送信の優先順序は、「スレーブプロセッサ２→スレーブ
プロセッサ３→スレーブプロセッサ４→スレーブプロセ
ッサ５」となる。

【００５１】このような優先順序に基づき、まず、応答
信号出力回路２１によって出力された応答信号が応答信
号線４０２上に送出される。同時に、スレーブプロセッ
サ２内のデータ送信回路２５からデータバス３００上に
データが出力される。

【００５２】スレーブプロセッサ２からのデータの送信
が完了すると（応答信号出力回路２１の出力が“０”に
なると）、応答信号出力回路３１によって出力された応
答信号が応答信号線４０３上に送出され、スレーブプロ
セッサ３内のデータ送信回路３５からデータバス３００
上にデータが出力される。

【００５３】スレーブプロセッサ３からのデータの送信
が完了すると（応答信号出力回路３１の出力が“０”に
なると）、応答信号出力回路４１によって出力された応
答信号が応答信号線４０４上に送出され、スレーブプロ
セッサ４内のデータ送信回路４５からデータバス３００
上にデータが出力される。

【００５４】スレーブプロセッサ４からのデータの送信
が完了すると（応答信号出力回路４１の出力が“０”に
なると）、応答信号出力回路５１によって出力された応
答信号が応答信号線４０５上に送出され、スレーブプロ
セッサ５内のデータ送信回路５５からデータバス３００
上にデータが出力される。

【００５５】マスタプロセッサ１内の受信データバッフ
ァ１０は、応答信号線４０２〜４０５上の応答信号の存
在を条件として（受信データ用ＡＮＤ回路１１〜１４を
介して）、スレーブプロセッサ２〜５から送信されてき
たデータバス３００上のデータを各スレーブプロセッサ
２〜５に対応する別個の領域に取り込む。

【００５６】応答信号ＯＲ回路１８は、別個に送信され
てくる応答信号線４０２〜４０５上の応答信号を集約し
（応答信号線４０２〜４０５上のいずれかに応答信号
（“１の値を有する信号）が発生すれば“１”を出力す
る）、各応答信号が発生する毎に計数回路２０に“１”
の入力を与える。

【００５７】計数回路２０は、“１”の入力の数を４回
（スレーブプロセッサ２〜５の総数分の回数）まで計数
することにより、全てのスレーブプロセッサ２〜５から
の応答信号をマスタプロセッサ１が受信したことを示す
信号（“１”の値を有する信号）を出力する。

【００５８】受信時応答信号確認ＡＮＤ回路１５は、計
数回路２０の出力の“１”とリードライト識別信号線１
００上のリード識別信号（“１”）とのＡＮＤの演算結
果である“１”を出力する。

【００５９】全スレーブプロセッサ応答信号出力用ＯＲ
回路１７は、受信時応答信号確認ＡＮＤ回路１５の出力
の“１”に基づいて、全スレーブプロセッサ応答信号を
全スレーブプロセッサ応答信号線４０１上に出力する。
この全スレーブプロセッサ応答信号の出力により、マス
タプロセッサ１による全てのスレーブプロセッサ２〜５
からのデータの受信の終了を確認することが可能にな
り、「１回の通信」が終了する。

【００６０】

【発明の効果】以上説明したように本発明は、１回の通
信によって、マスタプロセッサから全てのスレーブプロ
セッサへの同一のデータの送信またはマスタプロセッサ
からの要求に基づく全てのスレーブプロセッサからマス
タプロセッサへのデータの送信（マスタプロセッサにと
ってはデータの受信）を可能とすることにより、プロセ
ッサ間通信時間の短縮が可能となり、処理能力の高いマ
ルチプロセッサシステムを構築することができるという
効果がある（この効果はスレーブプロセッサの数が多く
なるほど顕著になる）。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【符号の説明】

１ マスタプロセッサ ２，３，４，５ スレーブプロセッサ １０ 受信データバッファ １１，１２，１３，１４ 受信データ用ＡＮＤ回路 １５ 受信時応答信号確認ＡＮＤ回路 １６ 送信時応答信号確認ＡＮＤ回路 １７ 全スレーブプロセッサ応答信号出力用ＯＲ回路 １８ 応答信号ＯＲ回路 １９ 応答信号ＡＮＤ回路 ２０ 計数回路 ２１，３１，４１，５１ 応答信号出力回路 ２４，３４，４４，５４ データ受信回路 ２５，３５，４５，５５ データ送信回路 ３２，４２，５２ 禁止用ＮＡＮＤ回路 ３３，４３，５３ 応答信号出力用ＡＮＤ回路 １００ リードライト識別信号線 ２００ アドレスバス ３００ データバス ４０１ 全スレーブプロセッサ応答信号線 ４０２，４０３，４０４，４０５ 応答信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マスタプロセッサから全てのスレーブプ
   ロセッサに同一のデータが送信される際および全てのス
   レーブプロセッサからマスタプロセッサにデータが送信
   される際に、マスタプロセッサに対する応答信号を出力
   する各スレーブプロセッサ内の応答信号出力回路と、 マスタプロセッサから全てのスレーブプロセッサに同一
   のデータが送信される際に、全てのスレーブプロセッサ
   内の前記応答信号出力回路によって応答信号が出力され
   たことを確認するマスタプロセッサ内のデータ送信時応
   答信号確認手段と、 全てのスレーブプロセッサからマスタプロセッサにデー
   タが送信される際に、全てのスレーブプロセッサ内の前
   記応答信号出力回路によって応答信号が出力されたこと
   を確認するマスタプロセッサ内のデータ受信時応答信号
   確認手段と、 全てのスレーブプロセッサからマスタプロセッサにデー
   タが送信される際に、各スレーブプロセッサからのデー
   タの送信の優先順序を制御するスレーブプロセッサ内の
   優先順序制御手段と、 マスタプロセッサから全てのスレーブプロセッサに同一
   のデータが送信される際に、マスタプロセッサから送信
   されてくるデータを受信する各スレーブプロセッサ内の
   データ受信回路と、 全てのスレーブプロセッサからマスタプロセッサにデー
   タが送信される際に、前記優先順序制御手段により制御
   された優先順序に基づいて各スレーブプロセッサ内の前
   記応答信号出力回路によって出力される応答信号に基づ
   きゲートを開きデータをマスタプロセッサに対して送信
   する各スレーブプロセッサ内のデータ送信回路と、 全てのスレーブプロセッサからマスタプロセッサにデー
   タが送信される際に、各スレーブプロセッサ内の前記応
   答信号出力回路によって出力される応答信号に基づく各
   スレーブプロセッサに対応する領域に各スレーブプロセ
   ッサ内の前記データ送信回路から送信されてくるデータ
   を取り込むマスタプロセッサ内のデータ受信手段とを有
   することを特徴とするマルチプロセッサシステムのプロ
   セッサ間通信方式。