JPH06195297A - Ｄｍａ回路 - Google Patents
Ｄｍａ回路Info
- Publication number
- JPH06195297A JPH06195297A JP34395792A JP34395792A JPH06195297A JP H06195297 A JPH06195297 A JP H06195297A JP 34395792 A JP34395792 A JP 34395792A JP 34395792 A JP34395792 A JP 34395792A JP H06195297 A JPH06195297 A JP H06195297A
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Abstract
(57)【要約】
【目的】データの転送と同時に演算処理も完了するＤＭ
Ａ回路を提供する。 【構成】データバス上に送出された転送データを読み込
むデータレジスタ６と、前記データレジスタ６で読み込
んだデータに演算処理を行うとともに、この演算処理を
行ったデータをデータバス上に送出する演算回路７を備
えている。
Ａ回路を提供する。 【構成】データバス上に送出された転送データを読み込
むデータレジスタ６と、前記データレジスタ６で読み込
んだデータに演算処理を行うとともに、この演算処理を
行ったデータをデータバス上に送出する演算回路７を備
えている。
Description
【０００１】
【産業上の利用分野】この発明は、ワンチップマイクロ
コンピュータに内蔵されている、または、マイクロコン
ピュータに接続されている等のＤＭＡ（ダイレクト・メ
モリ・アクセス）回路の改良に関する。
コンピュータに内蔵されている、または、マイクロコン
ピュータに接続されている等のＤＭＡ（ダイレクト・メ
モリ・アクセス）回路の改良に関する。
【０００２】
【従来の技術】図３は、従来のＤＭＡ回路を備えたワン
チップマイクロコンピュータの構成を示す図である。図
３を参照しながら、従来のＤＭＡ回路を備えたワンチッ
プマイクロコンピュータの構成を説明する。ワンチップ
マイクロコンピュータは、データの処理，制御等を行う
ＣＰＵ２１と、前記ＣＰＵ２１で実行する制御プログラ
ムや制御定数等を書き込んでおくＲＯＭ２２と、処理デ
ータ等を書き込むＲＡＭ２３と、タイマやデータの直列
伝送を行うＳＩＯ等を備えた機能ブロック２４と、外部
とデータの入出力を行う入出力ポート２５と、ＣＰＵを
介さずに直接データの転送を行うＤＭＡ回路１１とを備
えている。
チップマイクロコンピュータの構成を示す図である。図
３を参照しながら、従来のＤＭＡ回路を備えたワンチッ
プマイクロコンピュータの構成を説明する。ワンチップ
マイクロコンピュータは、データの処理，制御等を行う
ＣＰＵ２１と、前記ＣＰＵ２１で実行する制御プログラ
ムや制御定数等を書き込んでおくＲＯＭ２２と、処理デ
ータ等を書き込むＲＡＭ２３と、タイマやデータの直列
伝送を行うＳＩＯ等を備えた機能ブロック２４と、外部
とデータの入出力を行う入出力ポート２５と、ＣＰＵを
介さずに直接データの転送を行うＤＭＡ回路１１とを備
えている。
【０００３】ＤＭＡ回路１１は、ＤＭＡによるデータの
転送動作を制御するＤＭＡ制御部１２と、転送するデー
タの語数をカウントする転送語数カウンタ１３と、転送
するデータの格納されているアドレス（ＲＡＭ等）を指
定する転送元アドレスレジスタ１４と、この転送される
データの転送先アドレス（ＲＡＭ等）を指定する転送先
アドレスレジスタ１５と、転送データを一時保管するデ
ータレジスタ１６とを備えている。
転送動作を制御するＤＭＡ制御部１２と、転送するデー
タの語数をカウントする転送語数カウンタ１３と、転送
するデータの格納されているアドレス（ＲＡＭ等）を指
定する転送元アドレスレジスタ１４と、この転送される
データの転送先アドレス（ＲＡＭ等）を指定する転送先
アドレスレジスタ１５と、転送データを一時保管するデ
ータレジスタ１６とを備えている。
【０００４】次に、ＤＭＡ転送の動作について説明す
る。ＤＭＡ制御部１２は、ＣＰＵ２１に対してアドレス
バスとデータバスの解放を要求する。ＣＰＵ２１は、こ
の要求信号を受信し、アドレスバスとデータバスを解放
できる場合、ＤＭＡ制御部１２に許可信号を送出すると
ともに、アドレスバスとデータバスを解放する。転送語
数カウンタ１３は、転送するデータの語数がＤＭＡ制御
部１２によりセットされる。同様に転送元アドレスレジ
スタ１４に転送されるデータの格納されているアドレス
と、転送先アドレスレジスタ１５にデータの転送先のア
ドレスが、ＤＭＡ制御部１２によりセットされる。転送
元アドレスレジスタ１４は、セットされている転送元ア
ドレスを指定したデータをアドレスバス上に送出する。
この転送元アドレスレジスタ１４から送出されたデータ
で指定されているアドレスを有するメモリ等が指定され
たアドレスに格納されているデータをデータバス上に送
出する。データレジスタ１６は、このメモリ等からデー
タバス上に送出されたデータを読み込み、記憶する。そ
して、転送先アドレスレジスタ１５は、セットされてい
る転送先アドレスを指定したデータをアドレスバス上に
送出する。この指定されたアドレスを有するメモリ等
が、データの受信(write enable)状態になる。データレ
ジスタ１６に書き込まれたデータは、データバス上に送
出される。このデータバス上に送出されたデータは、前
記指定されたアドレスを有するメモリ等の指定されたア
ドレスに書き込まれる。この動作により１語数のデータ
転送が完了する。転送語数カウンタ１３に設定されてい
るデータから１を引き、この転送語数カウンタの値を更
新する。この更新された転送語数カウンタの値が、０と
なった時ＤＭＡによるデータ転送が終了する。一方、０
でない場合、ＤＭＡ制御回路１２は、転送先アドレスレ
ジスタと転送元アドレスレジスタに次の転送情報をセッ
トする。その後、上記と同じ転送動作を繰り返し、１語
数の転送が終了するごとに転送語数カウンタより１を減
算する。転送語数カウンタの値が０になるまでこの動作
を繰り返す。データ転送終了後、ＤＭＡ制御部１２は、
ＣＰＵ２１にＤＭＡ転送の完了信号を送出する。この完
了信号を受信したＣＰＵ２１は、アドレスバスとデータ
バスの解放を終了し、再びアドレスバスとデータバスを
使用して制御動作を行う。
る。ＤＭＡ制御部１２は、ＣＰＵ２１に対してアドレス
バスとデータバスの解放を要求する。ＣＰＵ２１は、こ
の要求信号を受信し、アドレスバスとデータバスを解放
できる場合、ＤＭＡ制御部１２に許可信号を送出すると
ともに、アドレスバスとデータバスを解放する。転送語
数カウンタ１３は、転送するデータの語数がＤＭＡ制御
部１２によりセットされる。同様に転送元アドレスレジ
スタ１４に転送されるデータの格納されているアドレス
と、転送先アドレスレジスタ１５にデータの転送先のア
ドレスが、ＤＭＡ制御部１２によりセットされる。転送
元アドレスレジスタ１４は、セットされている転送元ア
ドレスを指定したデータをアドレスバス上に送出する。
この転送元アドレスレジスタ１４から送出されたデータ
で指定されているアドレスを有するメモリ等が指定され
たアドレスに格納されているデータをデータバス上に送
出する。データレジスタ１６は、このメモリ等からデー
タバス上に送出されたデータを読み込み、記憶する。そ
して、転送先アドレスレジスタ１５は、セットされてい
る転送先アドレスを指定したデータをアドレスバス上に
送出する。この指定されたアドレスを有するメモリ等
が、データの受信(write enable)状態になる。データレ
ジスタ１６に書き込まれたデータは、データバス上に送
出される。このデータバス上に送出されたデータは、前
記指定されたアドレスを有するメモリ等の指定されたア
ドレスに書き込まれる。この動作により１語数のデータ
転送が完了する。転送語数カウンタ１３に設定されてい
るデータから１を引き、この転送語数カウンタの値を更
新する。この更新された転送語数カウンタの値が、０と
なった時ＤＭＡによるデータ転送が終了する。一方、０
でない場合、ＤＭＡ制御回路１２は、転送先アドレスレ
ジスタと転送元アドレスレジスタに次の転送情報をセッ
トする。その後、上記と同じ転送動作を繰り返し、１語
数の転送が終了するごとに転送語数カウンタより１を減
算する。転送語数カウンタの値が０になるまでこの動作
を繰り返す。データ転送終了後、ＤＭＡ制御部１２は、
ＣＰＵ２１にＤＭＡ転送の完了信号を送出する。この完
了信号を受信したＣＰＵ２１は、アドレスバスとデータ
バスの解放を終了し、再びアドレスバスとデータバスを
使用して制御動作を行う。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＤＭＡ回路は、転送元のデータを転送先にそのまま送っ
ていた。このため、例えば１バイトのデータの転送にお
いて、上位４ビットと下位４ビットを交換してデータ転
送を行いたい場合、データ転送終了後、ＣＰＵにて上位
４ビットと下位４ビットの交換を行う処理をする必要が
あった。これにより、データの転送は、ＤＭＡ回路によ
り高速に行われるが、データの演算処理で時間がかかる
ため、全体的には、時間のかかるデータ転送になってい
た。
ＤＭＡ回路は、転送元のデータを転送先にそのまま送っ
ていた。このため、例えば１バイトのデータの転送にお
いて、上位４ビットと下位４ビットを交換してデータ転
送を行いたい場合、データ転送終了後、ＣＰＵにて上位
４ビットと下位４ビットの交換を行う処理をする必要が
あった。これにより、データの転送は、ＤＭＡ回路によ
り高速に行われるが、データの演算処理で時間がかかる
ため、全体的には、時間のかかるデータ転送になってい
た。
【０００６】この発明の目的は、演算処理をともなった
データの転送を高速に行えるＤＭＡ回路を提供すること
にある。
データの転送を高速に行えるＤＭＡ回路を提供すること
にある。
【０００７】
【課題を解決するための手段】この発明のＤＭＡ回路
は、データの転送動作を制御するＤＭＡ制御部と、転送
を行うデータの数をカウントする転送語数カウンタと、
転送するデータの格納されているアドレスを指定する転
送元アドレスレジスタと、データの転送先を指定する転
送先アドレスレジスタと、転送データを読み込むデータ
レジスタと、前記データレジスタで読み込んだ該転送デ
ータを演算して転送先に送出する演算回路とを備えてい
る。
は、データの転送動作を制御するＤＭＡ制御部と、転送
を行うデータの数をカウントする転送語数カウンタと、
転送するデータの格納されているアドレスを指定する転
送元アドレスレジスタと、データの転送先を指定する転
送先アドレスレジスタと、転送データを読み込むデータ
レジスタと、前記データレジスタで読み込んだ該転送デ
ータを演算して転送先に送出する演算回路とを備えてい
る。
【０００８】
【作用】この発明のＤＭＡ回路においては、転送語数カ
ウンタと、転送元アドレスレジスタと、転送先アドレス
レジスタに転送すべき情報がセットされる。転送元アド
レスレジスタからアドレスバス上に転送元データの格納
されているアドレスを指定したデータが送出される。こ
の指定されたアドレスを有するメモリ等からデータバス
上にデータが送出される。このデータをデータレジスタ
が読み込む。データレジスタは、読み込んだデータを演
算回路に転送する。演算回路は、このデータに演算処理
を行う。転送先アドレスレジスタからアドレスバス上に
転送先アドレスを指定したデータが送出される。さらに
演算回路から演算処理されたデータがデータバス上に送
出される。転送先アドレスとして指定されたアドレスを
有するメモリ等は、データバス上に演算回路から送出さ
れたデータを指定されたアドレスに書き込む。これによ
り、ＤＭＡによるデータ転送と同時に演算処理が行われ
る。
ウンタと、転送元アドレスレジスタと、転送先アドレス
レジスタに転送すべき情報がセットされる。転送元アド
レスレジスタからアドレスバス上に転送元データの格納
されているアドレスを指定したデータが送出される。こ
の指定されたアドレスを有するメモリ等からデータバス
上にデータが送出される。このデータをデータレジスタ
が読み込む。データレジスタは、読み込んだデータを演
算回路に転送する。演算回路は、このデータに演算処理
を行う。転送先アドレスレジスタからアドレスバス上に
転送先アドレスを指定したデータが送出される。さらに
演算回路から演算処理されたデータがデータバス上に送
出される。転送先アドレスとして指定されたアドレスを
有するメモリ等は、データバス上に演算回路から送出さ
れたデータを指定されたアドレスに書き込む。これによ
り、ＤＭＡによるデータ転送と同時に演算処理が行われ
る。
【０００９】
【実施例】図１は、この発明の実施例であるＤＭＡ回路
の構成を示す図である。図２は、同実施例のＤＭＡ回路
を備えたワンチップマイクロコンピュータの構成を示す
図である。図１を参照しながら、同実施例のＤＭＡ回路
の構成を説明する。
の構成を示す図である。図２は、同実施例のＤＭＡ回路
を備えたワンチップマイクロコンピュータの構成を示す
図である。図１を参照しながら、同実施例のＤＭＡ回路
の構成を説明する。
【００１０】ＤＭＡ回路１は、ＤＭＡによるデータの転
送動作を制御するＤＭＡ制御部２と、転送するデータの
語数をカウントする転送語数カウンタ３と、転送するデ
ータの格納されているアドレスを指定する転送元アドレ
スレジスタ４と、この転送されるデータの転送先アドレ
スを指定する転送先アドレスレジスタ５と、データバス
上に送出された転送データを読み込むデータレジスタ６
と、前記データレジスタ６で読み込んだデータに演算処
理を行いデータバス上にその演算処理されたデータを送
出する演算回路７とを備えている。
送動作を制御するＤＭＡ制御部２と、転送するデータの
語数をカウントする転送語数カウンタ３と、転送するデ
ータの格納されているアドレスを指定する転送元アドレ
スレジスタ４と、この転送されるデータの転送先アドレ
スを指定する転送先アドレスレジスタ５と、データバス
上に送出された転送データを読み込むデータレジスタ６
と、前記データレジスタ６で読み込んだデータに演算処
理を行いデータバス上にその演算処理されたデータを送
出する演算回路７とを備えている。
【００１１】次に、図２を参照しながら、演算処理をと
もなったＤＭＡ転送（データの上位４ビットと下位４ビ
ットを交換して転送する）の動作について説明する。
もなったＤＭＡ転送（データの上位４ビットと下位４ビ
ットを交換して転送する）の動作について説明する。
【００１２】演算回路７は、受信した１バイトデータの
上位４ビットと下位４ビットを交換して出力する回路構
成となっている。ＤＭＡ転送モードに入ろうとすると
き、まず、ＤＭＡ制御部２は、ＣＰＵ２１に対してアド
レスバスとデータバスの解放を要求する。ＣＰＵ２１
は、この要求信号を受信し、アドレスバスとデータバス
を解放できる場合、ＤＭＡ制御部２に許可信号を送出す
るとともに、アドレスバスとデータバスを解放する。転
送語数カウンタ３は、転送するデータの語数がＤＭＡ制
御部２によりセットされる。同様に転送元アドレスレジ
スタ４に転送されるデータの格納されているアドレス
と、転送先アドレスレジスタ５にデータの転送先のアド
レスが、ＤＭＡ制御部２によりセットされる。転送元ア
ドレスレジスタ４は、セットされている転送元アドレス
を指定したデータをアドレスバス上に送出する。この転
送元アドレスレジスタ４から送出されたデータで指定さ
れているアドレスを有するメモリ等が、指定されたアド
レスに格納しているデータをデータバス上に送出する。
データレジスタ６は、このメモリ等からデータバス上に
送出されたデータを読み込み、記憶する。そして、演算
回路７は、前記データレジスタ６に記憶されたデータを
読み込む。さらに、このデータに対して上位４ビットと
下位４ビットを交換する演算処理を行う。そしてつぎの
サイクルになると、転送先アドレスレジスタ５は、セッ
トされている転送先アドレスを指定したデータをアドレ
スバス上に送出する。このときは、この指定されたアド
レスを有するメモリ等が、データの受信(write enable)
状態になっている。同様にこのサイクルにて演算回路７
は、演算処理を行ったデータをデータバス上に送出す
る。このデータバス上に送出されたデータは、前記メモ
リ等の指定されたアドレスに書き込む。この動作を１語
の転送とし、転送語数カウンタ３に設定されているデー
タから１を引く。この動作を繰り返して転送語数カウン
タのデータが０となった時ＤＭＡよるデータ転送が終了
する。データ転送終了後、ＤＭＡ制御部２は、ＣＰＵ２
１にＤＭＡ転送の完了信号を送出する。この完了信号を
受信したＣＰＵ２１は、アドレスバスとデータバスの解
放を終了し、再びアドレスバスとデータバスを使用して
制御動作を行う。このようにＤＭＡ回路１は、ＤＭＡ転
送を行うデータに対して演算処理を施してから転送サイ
クルに入る。したがって、ＣＰＵ２１は、転送後のデー
タに対して、上位ビットと下位ビットの交換等の簡単な
操作を行う様な場合には、その操作を演算回路７に行わ
せることでＣＰＵ２１での処理を省略できる。
上位４ビットと下位４ビットを交換して出力する回路構
成となっている。ＤＭＡ転送モードに入ろうとすると
き、まず、ＤＭＡ制御部２は、ＣＰＵ２１に対してアド
レスバスとデータバスの解放を要求する。ＣＰＵ２１
は、この要求信号を受信し、アドレスバスとデータバス
を解放できる場合、ＤＭＡ制御部２に許可信号を送出す
るとともに、アドレスバスとデータバスを解放する。転
送語数カウンタ３は、転送するデータの語数がＤＭＡ制
御部２によりセットされる。同様に転送元アドレスレジ
スタ４に転送されるデータの格納されているアドレス
と、転送先アドレスレジスタ５にデータの転送先のアド
レスが、ＤＭＡ制御部２によりセットされる。転送元ア
ドレスレジスタ４は、セットされている転送元アドレス
を指定したデータをアドレスバス上に送出する。この転
送元アドレスレジスタ４から送出されたデータで指定さ
れているアドレスを有するメモリ等が、指定されたアド
レスに格納しているデータをデータバス上に送出する。
データレジスタ６は、このメモリ等からデータバス上に
送出されたデータを読み込み、記憶する。そして、演算
回路７は、前記データレジスタ６に記憶されたデータを
読み込む。さらに、このデータに対して上位４ビットと
下位４ビットを交換する演算処理を行う。そしてつぎの
サイクルになると、転送先アドレスレジスタ５は、セッ
トされている転送先アドレスを指定したデータをアドレ
スバス上に送出する。このときは、この指定されたアド
レスを有するメモリ等が、データの受信(write enable)
状態になっている。同様にこのサイクルにて演算回路７
は、演算処理を行ったデータをデータバス上に送出す
る。このデータバス上に送出されたデータは、前記メモ
リ等の指定されたアドレスに書き込む。この動作を１語
の転送とし、転送語数カウンタ３に設定されているデー
タから１を引く。この動作を繰り返して転送語数カウン
タのデータが０となった時ＤＭＡよるデータ転送が終了
する。データ転送終了後、ＤＭＡ制御部２は、ＣＰＵ２
１にＤＭＡ転送の完了信号を送出する。この完了信号を
受信したＣＰＵ２１は、アドレスバスとデータバスの解
放を終了し、再びアドレスバスとデータバスを使用して
制御動作を行う。このようにＤＭＡ回路１は、ＤＭＡ転
送を行うデータに対して演算処理を施してから転送サイ
クルに入る。したがって、ＣＰＵ２１は、転送後のデー
タに対して、上位ビットと下位ビットの交換等の簡単な
操作を行う様な場合には、その操作を演算回路７に行わ
せることでＣＰＵ２１での処理を省略できる。
【００１３】尚、本実施例では、演算処理を上位４ビッ
トと下位４ビットの交換としたが、演算回路７に演算を
行わない回路モードを付加することにより、従来のＤＭ
Ａ回路と同じＤＭＡ転送も可能である。
トと下位４ビットの交換としたが、演算回路７に演算を
行わない回路モードを付加することにより、従来のＤＭ
Ａ回路と同じＤＭＡ転送も可能である。
【００１４】さらに、あるアドレスに記憶されているデ
ータの更新を行うこともできる。
ータの更新を行うこともできる。
【００１５】転送元アドレスと転送先アドレスを同じア
ドレスに設定する。これにより、該アドレスに書き込ま
れているデータは、ＤＭＡ転送を行うことにより、演算
処理されたデータが同じアドレスに書き込まれる。その
結果、該アドレスに記憶されていたデータの更新を行う
事ができる。これにより、多量のデータに同じ演算処理
を行いデータの更新を行うような場合、ＣＰＵ２１を介
して演算処理を行うよりも短時間で処理する事ができ
る。
ドレスに設定する。これにより、該アドレスに書き込ま
れているデータは、ＤＭＡ転送を行うことにより、演算
処理されたデータが同じアドレスに書き込まれる。その
結果、該アドレスに記憶されていたデータの更新を行う
事ができる。これにより、多量のデータに同じ演算処理
を行いデータの更新を行うような場合、ＣＰＵ２１を介
して演算処理を行うよりも短時間で処理する事ができ
る。
【００１６】
【発明の効果】以上のように、この発明によれば、ＤＭ
Ａ回路に演算回路を備えたことにより、演算処理をとも
なったデータの転送を高速で行う事ができる。
Ａ回路に演算回路を備えたことにより、演算処理をとも
なったデータの転送を高速で行う事ができる。
【００１７】また、多量のデータに同じ演算処理を行う
場合、ＣＰＵで演算処理を行うよりも短時間で処理する
事ができる。
場合、ＣＰＵで演算処理を行うよりも短時間で処理する
事ができる。
【図１】この発明の実施例であるＤＭＡ回路の構成を示
す図である。
す図である。
【図２】同実施例のＤＭＡ回路を備えたワンチップマイ
クロコンピュータの構成を示す図である。
クロコンピュータの構成を示す図である。
【図３】従来のＤＭＡ回路を備えたワンチップマイクロ
コンピュータの構成を示す図である。
コンピュータの構成を示す図である。
【符号の説明】 １・１１−ＤＭＡ回路 ２・１２−ＤＭＡ制御部 ３・１３−転送語数カウンタ ４・１４−転送元アドレスレジスタ ５・１５−転送先アドレスレジスタ ６・１６−データレジスタ ７−演算回路
Claims (1)
- 【請求項１】 任意のアドレスに書き込まれているデー
タを入力し、ＣＰＵを介さずに任意のアドレスに直接転
送するＤＭＡ回路において、 前記入力したデータを転送する前に演算処理する演算手
段を備えたことを特徴とするＤＭＡ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34395792A JPH06195297A (ja) | 1992-12-24 | 1992-12-24 | Ｄｍａ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34395792A JPH06195297A (ja) | 1992-12-24 | 1992-12-24 | Ｄｍａ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195297A true JPH06195297A (ja) | 1994-07-15 |
Family
ID=18365548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34395792A Pending JPH06195297A (ja) | 1992-12-24 | 1992-12-24 | Ｄｍａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8433829B2 (en) | 2009-12-03 | 2013-04-30 | Samsung Electronics Co., Ltd. | Direct memory access controller and method of operating the same |
-
1992
- 1992-12-24 JP JP34395792A patent/JPH06195297A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8433829B2 (en) | 2009-12-03 | 2013-04-30 | Samsung Electronics Co., Ltd. | Direct memory access controller and method of operating the same |
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