JPH11110284A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 転送動作中にアドレスポインタの役割が固定
されているため、メモリ間のデータを相互に交換するこ
とができない。本発明は、メモリ間の複数データの相互
交換を可能にすることを目的としている。 【解決手段】 データ転送装置１は、メモリ空間内のア
ドレス値を格納する２つのアドレスポインタレジスタ
５、６を、データ転送時の転送元メモリのアドレスのポ
インタとして選択するか、転送先メモリのアドレスのポ
インタとして選択するかを切り換えることで、１回のデ
ータ転送起動要求に対して、メモリ間の複数データの相
互交換を可能にすることができる。複数回のデータ転送
起動要求を繰り返してデータ転送装置に行う必要のある
従来のデータ転送装置と比べ、データ転送時間が大幅に
短縮され、かつ大量のデータの交換のための一時退避用
の資源を必要としない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ等に使用され、データの転送機能を持つ装置に関する
ものである。

【０００２】

【従来の技術】一般に、プロセッサに用いられ、プロセ
ッサ外部のバス・マスタとして機能する（ダイレクト・
メモリ・アクセス［以下ＤＭＡと略す］）データ転送装
置は、プロセッサのプログラム処理動作から独立したデ
ータ転送を行うことができる。

【０００３】ＤＭＡ機能を持ったデータ転送装置には、
メモリ空間内のアドレスを指し示すポインタ（ロケーシ
ョン）として、データの転送元のアドレスを示すソース
・アドレスポインタと、データの転送先のアドレスを示
すディスティネーション・アドレスポインタが準備され
ている。同じアドレスポインタが、転送元（ソース）と
して使用されるか、転送先（ディスティネーション）と
して使用されるかは、動作モードの選択によって切り替
えられることもあるが、データ転送の動作中において
は、その役割は固定されている。また、１回のＤＭＡ動
作において連続した複数アドレス間のデータ転送を行う
場合には、転送動作終了後、ソース・アドレスポインタ
とディスティネーション・アドレスポインタをインクリ
メントした後、転送動作を繰り返す。

【０００４】しかし、こうした従来のＤＭＡ装置では、
動作中でのアドレスポインタの役割が固定されているた
めに、１回のＤＭＡ動作でメモリ間のデータを相互に交
換すること（データの入れ替え）を実現することはでき
ない。これは、仮に２つのデータを相互に交換しようと
しても、転送先に指定されたメモリのデータが転送中に
書き潰されてしまうためである。

【０００５】

【発明が解決しようとする課題】上述のように、従来技
術のデータ転送装置では、転送動作中にアドレスポイン
タの役割が固定されているため、１回のＤＭＡ動作でメ
モリ間のデータを相互に交換すること（データの入れ替
え）ができない。本発明は、上記課題を解決するもの
で、１回のＤＭＡ動作でメモリ間の複数データの相互交
換（データの入れ替え操作）を可能にすることを目的と
している。

【０００６】

【課題を解決するための手段】この課題を解決するため
本発明のデータ転送装置は、第１のアドレスポインタレ
ジスタと、第２のアドレスポインタレジスタと、第１の
動作では前記第１のアドレスポインタレジスタの値によ
って特定されたデータを前記第２のアドレスポインタレ
ジスタの値によって特定された領域へ転送し、第２の動
作では前記第２のアドレスポインタレジスタの値によっ
て特定されたデータを前記第１のアドレスポインタレジ
スタの値によって特定された領域へ転送する第１の制御
手段と、前記第１のアドレスポインタレジスタの値を変
更する第１のアドレス変更手段と、前記第２のアドレス
ポインタレジスタの値を変更する第２のアドレス変更手
段と、前記第１の動作状態の直後及び前記第２の動作状
態の直後それぞれにおいて、前記第１のアドレス変更手
段及び前記第２のアドレス変更手段に与える変更量をそ
れぞれ制御する第２の制御手段とを備え、前記第１の動
作と前記第２の動作とを連続して行う。

【０００７】また、この課題を解決するため本発明のデ
ータ転送装置は、第１のアドレスポインタレジスタと、
第２のアドレスポインタレジスタと、第１の動作では前
記第１のアドレスポインタレジスタの値によって特定さ
れたデータを前記第２のアドレスポインタレジスタの値
によって特定された領域へ転送し、第２の動作では前記
第２のアドレスポインタレジスタの値によって特定され
たデータを前記第１のアドレスポインタレジスタの値に
よって特定された領域へ転送する第１の制御手段と、前
記第１のアドレスポインタレジスタの値及び前記第２の
アドレスポインタレジスタの値を変更する第３のアドレ
ス変更手段と、前記第１の動作状態のデータ読み出し動
作の直後と前記第２の動作状態のデータ書き込み動作の
直後とでは前記第１のアドレスポインタレジスタを変更
し、前記第１の動作状態のデータ書き込み動作の直後と
前記第２の動作状態のデータ読み出し動作の直後とでは
前記第２のアドレスポインタレジスタを変更し、それぞ
れの変更において、前記第３のアドレス変更手段に与え
る変更量を制御する第４の制御手段とを備え、前記第１
の動作と前記第２の動作とを連続して行う。

【０００８】さらに、この課題を解決するため本発明の
データ転送装置は、第１のアドレスポインタレジスタ
と、第２のアドレスポインタレジスタと、前記第１のア
ドレスポインタレジスタの値によって特定されたデータ
の前記第２のアドレスポインタレジスタの値によって特
定された領域への転送を連続して行う第５の制御手段
と、前記第１のアドレスポインタレジスタの値を変更す
る第１のアドレス変更手段と、前記第２のアドレスポイ
ンタレジスタの値を変更する第２のアドレス変更手段
と、前記第１のアドレス変更手段及び前記第２のアドレ
ス変更手段に与える変更量をそれぞれ制御する第６の制
御手段とを備え、前記第１のアドレス変更手段の変更結
果を前記第２のアドレスポインタレジスタに格納し、前
記第２のアドレス変更手段の変更結果を前記第１のアド
レスポインタレジスタに格納する。

【０００９】

【発明の実施の形態】図１は、本発明の第１の実施の形
態におけるデータ転送装置１、及びそれを備えたプロセ
ッサ２と、異なるアドレスで指し示される２つのデータ
格納用メモリ３、４から構成されるシステムを表したブ
ロック図である。

【００１０】データ転送装置１は、メモリ空間内のアド
レス値を格納する２つのアドレスポインタレジスタ（以
下アドレスポインタと略す）５、アドレスポインタ６
と、アドレスポインタ５及びアドレスポインタ６に格納
されたアドレス値の更新を制御するアドレスポインタ更
新手段２１と、アドレスポインタ５に格納されたアドレ
ス値をインクリメントする演算器７と、アドレスポイン
タ６に格納されたアドレス値をインクリメントする演算
器８と、演算器７及び演算器８の演算動作（インクリメ
ント、デクリメント）を制御する演算器制御手段２２
と、データ転送時の転送元メモリのアドレス（以下ソー
スアドレスと略す）をアドレスポインタ５及びアドレス
ポインタ６のいずれかから選択して出力するアドレス出
力手段９と、データ転送時の転送先メモリのアドレス
（以下ディスティネーションアドレスと略す）をアドレ
スポインタ５及びアドレスポインタ６のいずれかから選
択して出力するアドレス出力手段１０と、アドレス出力
手段９と１０が選択するアドレスポインタの切換を制御
するアドレスポインタ切換手段１１と、転送データを１
時的に格納するデータレジスタ１２と、メモリ間のデー
タ転送動作に必要な制御信号を生成するデータ転送制御
回路１３を有している。

【００１１】データ転送装置１とプロセッサ２、及び２
つのメモリ３、４は、アドレス情報を伝達するアドレス
バス１４と、データを伝達するデータバス１５で接続さ
れている。

【００１２】メモリ３とメモリ４は、データ読み出し許
可信号（以下READ信号と略す）１６がアクティブになっ
たとき、アドレスバス１４のアドレス値で示される空間
に格納されているデータをデータバス１５に出力し、デ
ータ書き込み許可信号（以下WRITE信号と略す）１７が
アクティブになったとき、データバス１５に出力されて
いるデータをアドレスバス１４のアドレス値で示される
空間に格納する。

【００１３】上記のデータ転送装置１を用いて、メモリ
３とメモリ４に格納された各々３つのデータを相互に交
換しデータの入れ替えを実現する動作を、以下に順を追
って説明する。

【００１４】図２の（１）は、データ転送前のメモリ３
とメモリ４の状態を表している。アドレスポインタ５は
メモリ３内のアドレスである１００番地を指しており、
アドレスポインタ６はメモリ４内のアドレス２００番地
を指している。メモリ３の１０１番地にはデータＡが、
１０２番地にはデータＢが、１０３番地にはデータＣが
格納されており、メモリ４の２００番地にはデータＸ
が、２０１番地にはデータＹが、２０２番地にはデータ
Ｚが格納されている。

【００１５】データ転送装置１は、外部からのデータ転
送要求信号である起動要求信号１８がセットされると、
プロセッサ２に対してバス開放要求信号１９を送り、プ
ロセッサ２が占有しているアドレスバス１４及びデータ
バス１５が開放されるのを待つ。プロセッサ２は、バス
開放要求信号１９を受け取ると、アドレスバス１４とデ
ータバス１５を開放した上で、バス開放承認信号２０を
データ転送装置１に返す。データ転送装置１は、バス開
放承認信号２０を受け取った時点からデータの転送動作
を開始する。

【００１６】図３は、データ転送装置１の、最初のデー
タ入れ替え動作を表したタイミングチャートであり、４
つのサイクルからなる一連の動作でメモリ間のデータを
交換する。メモリ３とメモリ４に格納された各々３つの
データを相互に交換しデータを入れ替えるには、図３に
示した４サイクルからなる一連の転送動作を３回繰り返
す。 ［１］サイクル１のデータ転送動作 データ転送装置１がプロセッサ２からバス開放承認信号
２０を受け取ると、アドレスポインタ切換手段１１は、
アドレス出力手段９が選択するポインタをアドレスポイ
ンタ６に、アドレス出力手段１０が選択するポインタを
アドレスポインタ５に設定し、アドレスポインタ６に格
納されたメモリ４のアドレス２００番地をソースアドレ
スとしてアドレス出力手段９からアドレスバス１４に出
力する。ソースアドレス出力後、データ転送制御回路１
３がREAD信号１６をアクティブにし、これを受けてメモ
リ４から２００番地のデータＸがデータバス１５に出力
される。データバスに読み出された２００番地のデータ
Ｘは、データ転送装置１のデータレジスタ１２に一旦退
避される。 ［２］サイクル２のデータ転送動作 サイクル２では、アドレスポインタ５に設定されたメモ
リ３のアドレス１００番地がディスティネーションアド
レスとしてアドレス出力手段１０からアドレスバス１４
に出力される。続いて、データレジスタ１２から退避さ
れていたメモリ４のデータＸがデータバス１５に出力さ
れ、データ転送制御回路１３がWRITE信号１７をアクテ
ィブにする。これを受けて、メモリ３の１００番地にデ
ータバス１５に出力されているデータＸが書き込まれ
る。最後にデータ転送制御回路１３がWRITE信号を落と
し、演算器７を用いてアドレスポインタ５の値をインク
リメントして、格納されたアドレス値を１０１番地に変
更する。 ［３］サイクル３のデータ転送動作 アドレスポインタ切換手段１１が、アドレス出力手段９
が選択するポインタをアドレスポインタ６からアドレス
ポインタ５に、アドレス出力手段１０が選択するポイン
タをアドレスポインタ５からアドレスポインタ６に切り
換えた上で、アドレスポインタ５に格納されたメモリ３
のアドレス１０１番地がソースアドレスとしてアドレス
出力手段９からアドレスバス１４に出力される。ソース
アドレス出力後、データ転送制御回路１３がREAD信号１
６をアクティブにし、これを受けてメモリ３から１０１
番地のデータＡがデータバス１５に出力される。データ
バスに読み出された１０１番地のデータＡは、データ転
送装置１のデータレジスタ１２に一旦退避される。 ［４］サイクル４のデータ転送動作 続いて、アドレスポインタ６に設定されたメモリ４のア
ドレス２００番地がディスティネーションアドレスとし
てアドレス出力手段１０からアドレスバス１４に出力さ
れ、データレジスタ１２から退避されていたメモリ３の
データＡがデータバス１５に出力される。データ転送制
御回路１３がWRITE信号１７をアクティブにするのを受
けて、メモリ４の２００番地にデータバス１５に出力さ
れているデータＡが書き込まれる。最後にデータ転送制
御回路１３がWRITE信号を落とし、演算器８を用いてア
ドレスポインタ６の値をインクリメントして、格納され
たアドレス値を２０１番地に変更する。

【００１７】既述の［１］から［４］の４サイクルから
なる一連の動作で、メモリ３に格納されていたデータＡ
と、メモリ４に格納されていたデータＸが、相互に交換
され、データの入れ替えが実現する。図２の（２）は、
この時点でのメモリ３、メモリ４の状態を表している。
アドレスポインタ５はメモリ３のアドレス１０１番地を
指しており、アドレスポインタ６はメモリ４のアドレス
２０１番地を指している。メモリ３の１００番地には交
換されたデータＸが格納されており、メモリ４の２００
番地には同じく交換されたデータＡが格納されている。

【００１８】この４サイクルからなる一連のデータ転送
動作を、更に２回繰り返して行うことで、メモリ３とメ
モリ４に格納された各々３つのデータを相互に交換しデ
ータを入れ替えることができる。図２の（３）は、デー
タ転送完了後のメモリ３と４の状態であり、メモリ間の
各々３つのデータが交換された様子が表されている。

【００１９】本発明の第１の実施の形態である上記のデ
ータ転送機構を用いることにより、１回のデータ転送の
起動で、メモリ間の複数のデータを相互に交換しデータ
の入れ替えを行うことができる。

【００２０】なお、上記の実施の形態において、実際に
アドレスポインタの値をインクリメントするのは、図３
のサイクル２のサイクル４の２回だけであり、両サイク
ルが同時に発生することはない。従って、演算器７と演
算器８のいずれか一方だけを使用し、サイクル毎に演算
器の入力と出力を切り換えることで、本実施の形態の動
作を行うことも可能である。

【００２１】また、アドレスポインタ５とアドレスポイ
ンタ６のいずれか一方のインクリメント動作を、演算器
制御手段２２で禁止して使用することもできる。例え
ば、アドレスポインタ６のインクリメント動作を禁止し
た上で、このアドレスポインタ６が指し示すアドレス値
（図２の２００番地）を、シリアル通信の送受信データ
を格納するバッファ（送信データを１つ送出する毎に、
受信データを１つ格納する送受信データ兼用バッファ）
に設定し、アドレスポインタ５をシリアル送信データが
格納されたメモリ空間のアドレス（図３の１００番地）
を指すように設定する。このとき、データ転送装置１の
起動要求信号１８をシリアル転送の完了信号に割り付け
ておけば、シリアル転送完了後、２００番地の受信デー
タＸが１００番地に格納され、１０１番地のデータＡ
が、次に送信するシリアル送信データとして、２００番
地の送受信データ兼用バッファに格納される。この動作
を繰り返すことで、プロセッサ２の制御を関与させるこ
となく、シリアル通信の連続的な送受信動作を実現する
ことができる。

【００２２】更に、演算器制御手段２２により、演算器
７の演算動作をインクリメント、演算器８の演算動作を
デクリメントに設定すれば、メモリ空間上に配置された
データの列び方を逆向きに変えることも可能である。例
えば、図２で、メモリ空間内のアドレスが小さい順に
Ａ、Ｂ、Ｃと並んでいたデータを、同じくアドレスが小
さい順にＣ、Ｂ、Ａと並び替えることができる。

【００２３】図４は、本発明の第２の実施の形態におけ
るデータ転送装置４０１を、第１の実施の形態のデータ
転送装置１と置き換えたシステムを表したブロック図で
ある。

【００２４】データ転送装置４０１は、データ転送時の
転送元メモリのアドレス値を格納するアドレスポインタ
レジスタ（以下ソース・アドレスポインタと略す）４０
２と、データ転送時の転送先メモリのアドレス値を格納
するアドレスポインタレジスタ（以下ディスティネーシ
ョン・アドレスポインタと略す）４０３と、ディスティ
ネーション・アドレスポインタ４０３に格納されたアド
レス値をインクリメントしてソース・アドレスポインタ
４０２に格納する演算器４０４と、転送データを１時的
に格納するデータレジスタ４０５と、メモリ間のデータ
転送動作に必要な制御信号を生成するデータ転送制御回
路４０６を有している。

【００２５】データ転送装置４０１とプロセッサ２、及
び２つのメモリ３、４は、アドレスバス１４とデータバ
ス１５で接続されている。メモリ３とメモリ４は、READ
信号１６がアクティブになったとき、アドレスバス１４
のアドレス値で示される空間に格納されているデータを
データバス１５に出力し、WRITE信号１７がアクティブ
になったとき、データバス１５に出力されているデータ
をアドレスバス１４のアドレス値で示される空間に格納
する。

【００２６】上記データ転送装置４０１を用いること
で、第１の実施の形態と同じデータ転送動作を実現する
ことが可能である。以下、第１の実施の形態に準じて、
メモリ３とメモリ４に格納された各々３つのデータを相
互に交換しデータの入れ替えを実現する動作を、順を追
って説明する。

【００２７】図２の（１）は、データ転送前のメモリ
３、メモリ４の状態を表している。ソース・アドレスポ
インタ４０２はメモリ４内のアドレス２００番地を指し
ており、ディスティネーション・アドレスポインタ４０
３はメモリ３内のアドレスである１００番地を指してい
る。メモリ３の１０１番地にはデータＡ、１０２番地に
はデータＢ、１０３番地にはデータＣが格納されてお
り、メモリ４の２００番地にはデータＸ、２０１番地に
はデータＹ、２０２番地にはデータＺが格納されてい
る。

【００２８】データ転送装置４０１は、外部からのデー
タ転送要求信号である起動要求信号１８がセットされる
と、プロセッサ２に対してバス開放要求信号１９を送
り、プロセッサ２が占有しているアドレスバス１４及び
データバス１５が開放されるのを待つ。プロセッサ２
は、バス開放要求信号１９を受け取ると、アドレスバス
１４とデータバス１５を開放した上で、バス開放承認信
号２０をデータ転送装置４０１に返す。データ転送装置
４０１は、バス開放承認信号２０を受け取った時点から
データの転送動作を開始する。

【００２９】図５は、データ転送装置４０１の、最初の
データ入れ替え動作を表したタイミングチャートであ
り、４つのサイクルからなる一連の動作でメモリ間のデ
ータを交換する。メモリ３とメモリ４に格納された各々
３つのデータを相互に交換しデータを入れ替えるには、
図５に示した４サイクルからなる一連の転送動作を３回
繰り返す。 ［１］サイクル１のデータ転送動作 データ転送装置４０１は、プロセッサ２からバス開放承
認信号２０を受け取ると、ソース・アドレスポインタ４
０２に格納されたメモリ４のアドレス２００番地をソー
スアドレスとしてアドレスバス１４に出力する。ソース
アドレス出力後、データ転送制御回路４０６がREAD信号
１６をアクティブにし、これを受けてメモリ４から２０
０番地のデータＸがデータバス１５に出力される。デー
タバスに読み出された２００番地のデータＸは、データ
転送装置４０１のデータレジスタ４０５に一旦退避され
る。 ［２］サイクル２のデータ転送動作 サイクル２では、ディスティネーション・アドレスポイ
ンタ４０３に設定されたメモリ３のアドレス１００番地
がディスティネーションアドレスとしてアドレスバス１
４に出力される。続いてデータレジスタ４０５から退避
されていたメモリ４のデータＸがデータバス１５に出力
され、データ転送制御回路４０６がWRITE信号１７をア
クティブにする。これを受けて、メモリ３の１００番地
にデータバス１５に出力されているデータＸが書き込ま
れる。データ転送制御回路４０６がWRITE信号を落とし
た後、ソース・アドレスポインタ４０２に格納されてい
たアドレス値２００番地がディスティネーション・アド
レスポインタ４０３に格納される。同時に変更前のディ
スティネーション・アドレスポインタ４０３のアドレス
値１００番地が、演算器４０４によってインクリメント
されて１０１番地となり、ソース・アドレスポインタ４
０２に格納される。 ［３］サイクル３のデータ転送動作 次いで、ソース・アドレスポインタ４０２に格納された
メモリ３のアドレス１０１番地が、ソースアドレスとし
てアドレスバス１４に出力される。ソースアドレス出力
後、データ転送制御回路４０６がREAD信号１６をアクテ
ィブにし、これを受けてメモリ３から１０１番地のデー
タＡがデータバス１５に出力される。データバスに読み
出された１０１番地のデータＡは、データ転送装置４０
１のデータレジスタ４０５に一旦退避される。 ［４］サイクル４のデータ転送動作 ディスティネーション・アドレスポインタ４０３に設定
されたメモリ４のアドレス２００番地がディスティネー
ションアドレスとしてアドレスバス１４に出力され、デ
ータレジスタ４０５に退避されていたメモリ３のデータ
Ａがデータバス１５に出力される。データ転送制御回路
４０６がWRITE信号１７をアクティブにするのを受け
て、メモリ４の２００番地に、データバス１５に出力さ
れているデータＡが書き込まれる。データ転送制御回路
４０６がWRITE信号を落とした後、ソース・アドレスポ
インタ４０２に格納されていたアドレス値１０１番地が
ディスティネーション・アドレスポインタ４０３に格納
される。同時に変更前のディスティネーション・アドレ
スポインタ４０３のアドレス値２００番地が、演算器４
０４によってインクリメントされて２０１番地となり、
ソース・アドレスポインタ４０２に格納される。

【００３０】既述の［１］から［４］の４サイクルから
なる一連の動作で、メモリ３に格納されていたデータＡ
と、メモリ４に格納されていたデータＸが、相互に交換
され、データの入れ替えが実現する。図２の（２）は、
この時点でのメモリ３、メモリ４の状態を表している。
ソース・アドレスポインタ４０２はメモリ３のアドレス
１０１番地を指しており、ディスティネーション・アド
レスポインタ４０３はメモリ４のアドレス２０１番地を
指している。メモリ３の１００番地には交換されたデー
タＸが格納されており、メモリ４の２００番地には同じ
く交換されたデータＡが格納されている。

【００３１】この４サイクルからなる一連のデータ転送
動作を、更に２回繰り返して行うことで、メモリ３とメ
モリ４に格納された各々３つのデータを相互に交換しデ
ータを入れ替えることができる。図２の（３）は、デー
タ転送完了後のメモリ３、４の状態であり、メモリ間の
各々３つのデータが交換された様子が表されている。

【００３２】本発明の第２の実施の形態である上記のデ
ータ転送機構を用いることでも、第１の実施の形態と同
様に、１回のデータ転送の起動でメモリ間の複数のデー
タを相互に交換しデータの入れ替えを行うことができ
る。

【００３３】

【発明の効果】以上の実施の形態から明らかなように、
本発明によれば、データの転送元のアドレスを示すソー
ス・アドレスポインタとしての役割と、データの転送先
のアドレスを示すディスティネーション・アドレスポイ
ンタとしての役割を交換することで、１回のデータ転送
起動要求に対して、メモリ間の複数データの相互交換
（データの入れ替え操作）を可能にすることができる。

【００３４】これにより、プロセッサのプログラム動作
を利用したデータの交換や、複数回のデータ転送起動要
求を繰り返しデータ転送装置に行う必要のある従来のデ
ータ転送装置と比べ、データ転送時間の短縮に大きな効
果がある。また、大量のデータの交換であったとして
も、１つのデータ退避用レジスタを用いることで転送動
作を実現することができることから、回路規模の点から
も効果が大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるデータ転送
装置を用いたシステムの構成を表すブロック図

【図２】本発明におけるデータ転送装置の、データ転送
前後でのメモリの状態を表す図

【図３】本発明の第１の実施の形態におけるデータ転送
装置のデータ入れ替え動作を表したタイミングチャート

【図４】本発明の第２の実施の形態におけるデータ転送
装置を用いたシステムの構成を表すブロック図

【図５】本発明の第２の実施の形態におけるデータ転送
装置のデータ入れ替え動作を表したタイミングチャート

【符号の説明】

１ データ転送装置 ２ プロセッサ ３、４ メモリ ５、６ アドレスポインタレジスタ ７、８ 演算器 ９、１０ アドレス出力手段 １１ アドレスポインタ切換手段 １２ データレジスタ １３ データ転送制御回路 １４ アドレスバス １５ データバス １６ データ読み出し許可信号 １７ データ書き込み許可信号 １８ 起動要求信号 １９ バス開放要求信号 ２０ バス開放承認信号 ２１ アドレスポインタ更新手段 ２２ 演算器制御手段 ４０１ データ転送装置 ４０２ アドレスポインタレジスタ（ソース・アドレス
ポインタ） ４０３ アドレスポインタレジスタ（ディスティネーシ
ョン・アドレスポインタ） ４０４ 演算器 ４０５ データレジスタ ４０６ データ転送制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１のアドレスポインタレジスタと、第
   ２のアドレスポインタレジスタと、第１の動作では前記
   第１のアドレスポインタレジスタの値によって特定され
   たデータを前記第２のアドレスポインタレジスタの値に
   よって特定された領域へ転送し、第２の動作では前記第
   ２のアドレスポインタレジスタの値によって特定された
   データを前記第１のアドレスポインタレジスタの値によ
   って特定された領域へ転送する第１の制御手段と、前記
   第１のアドレスポインタレジスタの値を変更する第１の
   アドレス変更手段と、前記第２のアドレスポインタレジ
   スタの値を変更する第２のアドレス変更手段と、前記第
   １の動作状態の直後及び前記第２の動作状態の直後それ
   ぞれにおいて、前記第１のアドレス変更手段及び前記第
   ２のアドレス変更手段に与える変更量をそれぞれ制御す
   る第２の制御手段とを備え、前記第１の動作と前記第２
   の動作とを連続して行うことを特徴とするデータ転送装
   置。
2. 【請求項２】 前記データ転送装置はさらに、前記第１
   のアドレス変更手段の変更結果を前記第１のアドレスポ
   インタレジスタに格納するか否かと、前記第２のアドレ
   ス変更手段の変更結果を前記第２のアドレスポインタレ
   ジスタに格納するか否かとを制御する第３の制御手段を
   備えた請求項１記載のデータ転送装置。
3. 【請求項３】 第１のアドレスポインタレジスタと、第
   ２のアドレスポインタレジスタと、第１の動作では前記
   第１のアドレスポインタレジスタの値によって特定され
   たデータを前記第２のアドレスポインタレジスタの値に
   よって特定された領域へ転送し、第２の動作では前記第
   ２のアドレスポインタレジスタの値によって特定された
   データを前記第１のアドレスポインタレジスタの値によ
   って特定された領域へ転送する第１の制御手段と、前記
   第１のアドレスポインタレジスタの値及び前記第２のア
   ドレスポインタレジスタの値を変更する第３のアドレス
   変更手段と、前記第１の動作状態のデータ読み出し動作
   の直後と前記第２の動作状態のデータ書き込み動作の直
   後とでは前記第１のアドレスポインタレジスタを変更
   し、前記第１の動作状態のデータ書き込み動作の直後と
   前記第２の動作状態のデータ読み出し動作の直後とでは
   前記第２のアドレスポインタレジスタを変更し、それぞ
   れの変更において、前記第３のアドレス変更手段に与え
   る変更量を制御する第４の制御手段とを備え、前記第１
   の動作と前記第２の動作とを連続して行うことを特徴と
   するデータ転送装置。
4. 【請求項４】 前記データ転送装置はさらに、前記第１
   のアドレス変更手段の変更結果を前記第１のアドレスポ
   インタレジスタに格納するか否かと、前記第２のアドレ
   ス変更手段の変更結果を前記第２のアドレスポインタレ
   ジスタに格納するか否かとを制御する第３の制御手段を
   備えた請求項３記載のデータ転送装置。
5. 【請求項５】 第１のアドレスポインタレジスタと、第
   ２のアドレスポインタレジスタと、前記第１のアドレス
   ポインタレジスタの値によって特定されたデータの前記
   第２のアドレスポインタレジスタの値によって特定され
   た領域への転送を連続して行う第５の制御手段と、前記
   第１のアドレスポインタレジスタの値を変更する第１の
   アドレス変更手段と、前記第２のアドレスポインタレジ
   スタの値を変更する第２のアドレス変更手段と、前記第
   １のアドレス変更手段及び前記第２のアドレス変更手段
   に与える変更量をそれぞれ制御する第６の制御手段とを
   備え、前記第１のアドレス変更手段の変更結果を前記第
   ２のアドレスポインタレジスタに格納し、前記第２のア
   ドレス変更手段の変更結果を前記第１のアドレスポイン
   タレジスタに格納することを特徴とするデータ転送装
   置。