JPH06348645A - Ｄｍａ回路 - Google Patents

Abstract

(57)【要約】 【構成】 ＤＭＡ回路１は、ＤＭＡ制御部２、転送語数
カウンタ３、転送元アドレスレジスタ４、転送先アドレ
スレジスタ５、データレジスタ６の他に、データ圧縮・
伸長回路を行うか否かを選択する切換回路８を備えてい
る。 【効果】 データ圧縮又は伸長を伴ったデータ転送を効
率よく行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワンチップマイクロコ
ンピュータに内蔵されている、マイクロコンピュータに
接続されている等のダイレクト・メモリ・アクセス（以
下、「ＤＭＡ」という。）回路に関するものである。

【０００２】

【従来の技術】図３は、従来のＤＭＡ回路を備えたワン
チップマイクロコンピュータの構成を示す図である。

【０００３】以下、図３を参照しながら、従来のＤＭＡ
回路１１を備えたワンチップマイクロコンピュータの構
成を説明する。

【０００４】図３に示すワンチップマイクロコンピュー
タは、データの処理、制御等を行うＣＰＵ２１と、ＣＰ
Ｕ２１で実行する制御プログラムや制御定数等を書き込
んでおくＲＯＭ２２と、処理データ等を書き込むＲＡＭ
２３と、タイマやデータの直列伝送を行うＳＩＯ等を備
えた機能ブロック２４と、外部データの入出力を行う入
出力ポート２５と、ＣＰＵ２１を介さず直接データの転
送を行うＤＭＡ回路１１とを備えている。

【０００５】また、ＤＭＡ回路１１は、ＣＰＵ２１を介
さないデータ転送であるＤＭＡ転送による、データの転
送動作を制御するＤＭＡ制御部１２と、転送されるデー
タの語数をカウントする転送語数カウンタ１３と、上記
転送されるデータが格納されているアドレス（ＲＡＭ
等）を指定する転送元アドレスレジスタ１４と、上記転
送されるデータの転送先アドレス（ＲＡＭ等）を指定す
る転送先アドレスレジスタ１５と、上記転送されるデー
タを一時保持するデータレジスタ１６とを備えている。

【０００６】次に、図３を参照して、従来のＤＭＡ転送
動作について説明する。

【０００７】まず、予め、ＤＭＡ転送を開始する前に、
転送語数カウンタ１３には、転送するデータの語数がＤ
ＭＡ制御部１２によりセットされる。同様に、転送元ア
ドレスレジスタ１４には、転送されるデータの格納され
ているアドレスと、転送先アドレスレジスタ１５にはデ
ータ転送先のアドレスが、ＤＭＡ制御部１２によりセッ
トされる。

【０００８】次に、ＤＭＡ転送モードに入る際には、Ｄ
ＭＡ制御部１２は、ＣＰＵ２１に対してアドレスバス２
９とデータバス３０の解放の要求信号を送出する。そし
て、ＣＰＵ２１は、上記要求信号を受信し、アドレスバ
ス２９とデータバス３０を解放できる場合、ＤＭＡ制御
部１２に許可信号を送出するとともに、アドレスバス２
９とデータバス３０を解放する。

【０００９】次に、転送元アドレスレジスタ１４は、セ
ットされている転送元アドレスをアドレスバス２９上に
送出し、該アドレスを有するメモリ等が、指定されたア
ドレスに格納されているデータをデータバス３０上に送
出する。そして、データレジスタ１６は、上記メモリ等
からデータバス３０上に送出されたデータを読み込み、
記憶する。

【００１０】また、転送先アドレスレジスタ１５は、セ
ットされている転送先アドレスをアドレスバス２９上に
送出し、上記指定されたアドレスを有するメモリ等が、
データの書き込み状態になる。そして、データレジスタ
１６に書き込まれたデータは、データバス３０上に送出
され、上記指定されたアドレスを有するメモリ等の指定
されたアドレスに書き込まれる。

【００１１】以上の動作により１語数のデータ転送が完
了する。転送語数カウンタ１３に設定されているデータ
から１を引き、この転送語数カウンタ１３の値を更新す
る。その後、転送語数カウンタ１３の値が０でない場
合、ＤＭＡ制御部１２は、転送先アドレスレジスタ１５
と転送元アドレスレジスタ１４に、次の転送情報をセッ
トする。その後、上述の転送動作を繰り返し、１語数の
転送が終了するごとに転送語数カウンタ１３の値より１
を減算する。そして、転送語数カウンタ１３の値が０に
なるまでこの動作を繰り返し、データ転送終了後、ＤＭ
Ａ制御部１２は、ＣＰＵ２１にＤＭＡ転送の完了信号を
送出する。この完了信号を受信したＣＰＵ２１は、アド
レスバス２９とデータバス３０の解放を終了し、再びア
ドレスバス２９とデータバス３０を使用して制御動作を
行う。

【００１２】

【発明が解決しようとする課題】上述のマイクロコンピ
ュータを用いたシステムにおいて、大量のデータを扱う
際、データの転送に伴って、データの圧縮又は伸長を行
う必要がある場合がある。

【００１３】従来は、ＤＭＡ回路１１のデータを転送す
る前又は転送した後に、データ圧縮又はデータ伸長の処
理を行っていた。このため、データ転送をＤＭＡ回路１
１を用いて高速に行っても、データの圧縮又は伸長の処
理の時間が加わるため、全体的には時間のかかるデータ
転送になっていた。

【００１４】本発明の目的は、データの圧縮・伸長の処
理を伴ったデータの転送を高速に行えるＤＭＡ回路を提
供することにある。

【００１５】

【課題を解決するための手段】本発明のＤＭＡ回路は、
ＣＰＵを介さずデータの転送を行うＤＭＡ転送動作を制
御する制御部と、転送した上記データの語数をカウント
するカウント部と、上記データの転送元アドレスを保持
する第１レジスタ部と、上記データの転送元アドレスを
保持する第２レジスタ部とを有するＤＭＡ回路におい
て、上記転送元アドレスからのデータを保持する第３レ
ジスタ部と、上記第３レジスタ部からのデータを圧縮又
は伸長するデータ圧縮・伸長処理部と、上記データ圧縮
・伸長処理部からのデータを圧縮又は伸長するか否かを
選択する切換部とを有することを特徴とするものであ
る。

【００１６】

【作用】本発明のＤＭＡ回路においては、カウント部で
ある転送語数カウンタと、第１レジスタ部である転送元
アドレスレジスタと、第２レジスタ部である転送先アド
レスレジスタに転送すべきアドレスの情報が設定され
る。また、アドレスバス上に、上記転送元アドレスレジ
スタから、転送元データの格納されているアドレスが送
出され、このデータを第３レジスタ部であるデータレジ
スタが読み込む。

【００１７】そして、上記データレジスタは読み込んだ
データをデータ圧縮・伸長処理部であるデータ圧縮・伸
長回路へ入力する。該データ圧縮・伸長回路において
は、定められた規則でデータの圧縮または伸長の処理を
行う。尚、切換部である切換回路は、上記データ圧縮・
伸長回路に対し、圧縮又は伸長処理あるいは何も行なわ
ないのかを切り換える。

【００１８】その後、圧縮又は伸長の処理をされたデー
タはデータバス上に送出され、転送先アドレスとして指
定されたアドレスを有するメモリ等は、上記データバス
上に上記データ圧縮・伸長回路より送出されたデータ
を、指定されたアドレスに書き込む。これにより、ＤＭ
Ａによるデータ転送と同時にデータ圧縮又は伸長処理が
行なわれることになる。

【００１９】

【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。

【００２０】図１は、本発明の一実施例のＤＭＡ回路の
構成を示す図であり、図２は同実施例のＤＭＡ回路を備
えたワンチップマイクロコンピュータの構成を示す図で
ある。

【００２１】まず、図１を参照しながら同実施例のＤＭ
Ａ回路の構成を説明する。

【００２２】本発明に係るＤＭＡ回路１は、ＤＭＡ転送
によるデータの転送動作を制御するＤＭＡ制御部２と、
転送するデータの語数をカウントする転送語数カウンタ
３と、転送するデータの格納されているアドレスを指定
する転送元アドレスレジスタ４と、この転送されるデー
タの転送先アドレスを指定する転送先アドレスレジスタ
５と、転送元アドレスレジスタ４からデータバス３０上
に送出された転送データを読み込むデータレジスタ６
と、データレジスタ６で読み込んだデータの圧縮又は伸
長処理を行うデータ圧縮・伸長回路７と、データ圧縮・
伸長回路７の動作モードを切換える切換回路８とを備え
ていることを特徴とする。

【００２３】次に、図２を参照しながら、データの圧縮
又は伸長処理を伴ったＤＭＡ転送動作について説明す
る。

【００２４】ＤＭＡ転送モードに入ろうとするとき、ま
ずＤＭＡ制御部２はＣＰＵ２１に対して、アドレスバス
２９とデータバス３０の解放を要求する。ＣＰＵ２１
は、この要求信号を受信し、アドレスバス２９とデータ
バス３０を解放できる場合、ＤＭＡ制御部２に許可信号
を送出するとともに、アドレスバス２９とデータバス３
０を解放する。尚、転送語数カウンタ３、転送元アドレ
スレジスタ４、転送先アドレスレジスタ５、及び切換回
路８に対しては、ＤＭＡ転送に先だちＤＭＡ制御部２に
より転送に必要な情報が設定される。

【００２５】次に、転送元アドレスレジスタ４は、セッ
トされている転送元アドレスをアドレスバス２９上に送
出する。

【００２６】次に、上記送出されたアドレスを有するメ
モリ等が、指定されたアドレスに格納しているデータ
を、データバス３０上に送出し、該メモリ等からデータ
バス３０上に送出されたデータを、データレジスタ６が
読み込み、記憶する。そして、データ圧縮・伸長回路７
は、データレジスタ６に記憶された上記データを読み込
む（リードサイクル）。そして、データ圧縮・伸長回路
７は、切換回路８によって動作の状態を設定されてお
り、データ圧縮又は伸長のいずれかの動作を行う。その
後、圧縮又は伸長の動作に従って、続けてデータの読み
出しが必要な場合は、上述のリードサイクルを必要な回
数続けて行う。

【００２７】次に、圧縮又は伸長の動作において書き込
むべきデータが確定した場合、転送先アドレスレジスタ
５は、セットされている転送先アドレスをアドレスバス
２９上に送出する。このときは、この指定されたメモリ
等が書き込み状態になっている。そして、このサイクル
にて、データ圧縮・伸長回路７は、書き込みデータをデ
ータバス３０上に送出し、上記書き込み可能となったメ
モリ等の指定されたアドレスに、書き込みデータが書き
込まれる（ライトサイクル）。尚、データの圧縮・伸長
の状況に応じてデータ圧縮・伸長回路７は、ＤＭＡ制御
部２に対してリードサイクル又はライトサイクルの要求
を出す。

【００２８】そして、一のリードサイクル毎に転送語数
カウンタ３に予め設定されている値から１を引く。この
動作を繰り返して転送語数カウンタ３の値が０となった
時、ＤＭＡ転送が終了する。

【００２９】データ転送後、ＤＭＡ制御部２はＣＰＵ２
１にＤＭＡ転送の完了信号を送出する。この完了信号を
受信したＣＰＵ２１は、アドレスバス２９とデータバス
３０の解放を終了し、再びアドレスバス２９とデータバ
ス３０を使用して制御動作を行う。このようにＤＭＡ転
送サイクルの間に転送データの圧縮・伸長を行うことに
より、効率のよいデータ転送が可能となる。

【００３０】以上、本実施例ではデータ圧縮・伸長いず
れも可能なものを示したが、必要に応じいずれか一方の
機能だけでも良い。また、データ切換回路８によってデ
ータ圧縮・伸長の他に、通常のデータの圧縮又は伸長処
理をともなわないＤＭＡ転送も可能としている。

【００３１】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＤＭＡ回路にデータ圧縮・伸長回路及び切換回
路を備えたことにより、通常のＤＭＡ転送の他にデータ
圧縮又は伸長処理を伴ったデータ転送を効率よく行うこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例のＤＭＡ回路の構成図であ
る。

【図２】同実施例のＤＭＡ回路を備えたワンチップマイ
クロコンピュータの構成図である。

【図３】従来のＤＭＡ回路を備えたワンチップマイクロ
コンピュータの構成図である。

【符号の説明】

１ ＤＭＡ回路 ２ ＤＭＡ制御部 ３ 転送語数カウンタ ４ 転送元アドレスレジスタ ５ 転送先アドレスレジスタ ６ データレジスタ ７ データ圧縮・伸長回路 ８ 切換回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵを介さずデータの転送を行うＤＭ
   Ａ転送動作を制御する制御部と、 転送した上記データの語数をカウントするカウント部
   と、 上記データの転送元アドレスを保持する第１レジスタ部
   と、 上記データの転送元アドレスを保持する第２レジスタ部
   とを有するＤＭＡ回路において、 上記転送元アドレスからのデータを保持する第３レジス
   タ部と、 上記第３レジスタ部からのデータを圧縮又は伸長するデ
   ータ圧縮・伸長処理部と、 上記データ圧縮・伸長処理部からのデータを圧縮又は伸
   長するか否かを選択する切換部とを有することを特徴と
   するＤＭＡ回路。