JPH0586572B2 - - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明はメモリを用いてテンプレートマツチ
ングを行う回路に関する。

すなわち、本発明はパケツト型データを取り扱
う装置においてデータ間の関係により当該データ
の結合等の加工を行う手段を提出する。

具体的には例えば、データ駆動型計算機におい
ては２入力命令のそれぞれの入力の結合という処
理が重要である。例えばａ＋ｂ＝ｃという計算に
おいてデータａ及びデータｂに対応するパケツト
データが処理“＋”を行い、結果をデータｃとし
て以降の計算で使用する（第３図）。この処理の
うちデータａ及びｂの結合を行う手段として本発
明は有効である。本処理を非同期で行いデータａ
等をパケツトデータとして取り扱う場合、データ
ａまたはｂの生成、処理等は非同期に行われるた
め、それらの結合にはデータの待ち合わせ機構が
必要であり、そのためには一時的にデータを保持
する記憶装置等を用いることによつて実現でき
る。

パケツトデータは、パケツトの識別子（ノード
番号）、伝送すべきデータ（ａ又はｂ）、及び当該
データに対する処理（＋）等からなり、フオーマ
ツト例を第４図に示す。

〈従来の技術〉 従来、単一入力ポートから連続的に入力される
データによりマツチングメモリをアクセスした場
合、パイプライン処理を行つてメモリのアクセス
を密にしシステムの処理能力を上げている。

〈発明が解決しようとする問題点〉 パイプライン処理でメモリのアクセスを行つて
もアクセスを密にするには限界があり、マツチン
グメモリ部での処理能力がシステム全体の処理能
力を規定する。本発明では前記の問題点を解決
し、高速なテンプレートマツチングを実現するこ
とを目的としている。

〈問題点を解決するための手段〉 本発明では、データ伝送路をパイプラインステ
ージに分割し、データ伝送路を伝送するデータに
対して、マツチングメモリからのデータの読み出
し、読み出しデータと当該入力データの比較、比
較結果による前記各データの処理、マツチングメ
モリへのデータの書き込みをそれぞれのパイプラ
インステージで順に実行するように構成し、更に
各パイプラインステージで実行される処理に要す
る時間をデータ伝送路の１段当たりの伝送遅延時
間以下にし、当該データ伝送路の入力データに対
して前記処理に必要な段数のデータ伝送路でパイ
プライン処理する。少なくとも一つの前記パイプ
ライン処理を行うデータ伝送路に対して並列に入
力されるデータから発生する単一のマツチングメ
モリに対するメモリアクセス要求をメモリアクセ
ス制御回路で順序付けし同時に複数のメモリアク
セスが起こらないように制御する。

〈作用〉 前記各段のパイプライン処理の実行時間をデー
タ伝送路の１段当たりの伝送遅延時間以下に収め
ることにより、メモリアクセスが重ならない限り
データの伝送は乱されず、データ伝送路の能力で
決まる時間間隔でデータを入力ポートから入力で
き、メモリアクセスが重なつた場合でもメモリア
クセス制御回路によりデータ伝送路が制御され、
実行されているメモリアクセスが終了するまで該
メモリアクセスが待たされ処理に矛盾を生じな
い。メモリのアクセスを要求するデータが並列に
入力されることにより、従来の単一入力からのデ
ータによりメモリアクセスを行う方式よりメモリ
アクセスを密に出来る。

〈実施例〉 第１図は本発明の２並列の場合の一実施例の構
成図であり、データ伝送路１Ａ，１Ｂ、メモリ読
み出し部２Ａ，２Ｂ、比較判定部３Ａ，３Ｂ、デ
ータ処理部４Ａ，４Ｂ、メモリ書き込み部５Ａ，
５Ｂ、マツチングメモリ６、メモリアクセス制御
回路７で構成されている。

データ伝送路１Ａ又は１Ｂに入力されたデータ
に対して、メモリ読み出し部２Ａ又は２Ｂではデ
ータの一部或いは全部からなる識別子に対応する
アドレスのデータをマツチングメモリ６から読み
出し、比較判定部３Ａ又は３Ｂでは読み出された
データと、入力された当該データの各識別子を比
較し各データの関係を判定する。データ処理部４
Ａ又は４Ｂでは前記比較判定部３Ａ又は３Ｂで得
られた判定結果に基づき各データを処理し、更に
メモリ書き込み部５Ａ又は５Ｂでは前記判定結果
に基づき前記の何れかのデータをマツチングメモ
リ６の当該データの識別子に対応するアドレスに
書き込む、或いはマツチングメモリ６のデータを
消去する。

第１図に示すデータ伝送路を構成するデータ伝
送回路を第５図に示す。データ伝送回路は、デー
タ保持回路１１と伝送制御素子１２とから成る。

上記伝送制御素子の具体的構成例を第６図に、
動作タイミングを第７図に示す。

本データ伝送回路を直列に連続して接続した場
合、注目するデータ伝送回路は次段の許可信号出
力１０３を許可信号入力１０４として入力し、当
該信号が“Ｈ”であることにより、次段のデータ
伝送回路が空であることがわかり、次段にデータ
送出可能状態となる。注目するデータ伝送回路に
データが保持されている時、当該伝送制御素子の
許可信号出力１０３が“Ｌ”となり、許可信号入
力１０４“Ｈ”の時、伝送信号出力１０１，１０
５を“Ｌ”とし、次段に伝送信号を送出すると同
時にデータラツチ等で構成されるデータ保持回路
に保持されているデータを次段のデータ保持回路
に送出する。これにより当該データ伝送回路は空
となり、許可信号出力１０３を“Ｈ”とし、デー
タ受入れ可能状態となる。このように外部クロツ
ク等を使わずに次段の状態によりデータの伝送を
自律的に行い、バツフアとしての機能も有する自
己同期型緩衝記憶機構によりデータ伝送路が構成
される。

上記データ伝送回路を直列に接続したデータ伝
送路にパケツトデータを連続的に投入した場合、
投入間隔及び途中のデータ処理部におけるパケツ
トデータの処理に要する時間及び出力ポートの送
出可能間隔等によりデータ伝送路上に存在するパ
ケツトの位置、パケツト間隔等が決まり、自己同
期型緩衝記憶機構ではパケツトの位置を明確に予
測することが困難であるため、並列にメモリアク
セスが発生し、それらを調停する機能が必要であ
る。

本実施例において例えば、比較判定部３Ａ，３
Ｂでは入力ポートＡ又はＢに入力されるパケツト
データの識別子とマツチングメモリ６に記憶され
ているパケツトデータの識別子の比較判定を行
い、当該識別子が、同一である場合は比較結果に
よりデータ処理部４Ａ，４Ｂでは、例えば当該パ
ケツトに対応するパケツトが検知されたことを示
すフラグを立て、出力ポートＡ及びＢから送出す
る。以降に接続される演算回路では、当該付加さ
れたフラグにより演算、例えばａ＋ｂの処理を行
う。入力パケツトに対応するデータがマツチング
メモリ６に記憶されていない場合は当該データを
マツチングメモリ６に書き込み、その後に入力さ
れるパケツトデータとの待ち合わせを行う。

マツチングメモリ６へのパケツトデータの記憶
には、例えば、当該パケツトの識別子を物理アド
レスにマツピングすることにより行う。

入力データ一つに対して前記の一連のパイプラ
イン処理が順に起こり、メモリアクセスの要求が
重なることは無いが、同一データ伝送路に連続し
てデータが入力された場合、或いは異なるデータ
伝送路に並列にデータが入力された場合、メモリ
アクセス要求が重なる場合がある。メモリアクセ
ス制御回路７ではメモリ読み出し部２Ａ，２Ｂ、
メモリ書き込み部５Ａ，５Ｂのメモリアクセス部
の内１ケ所だけにメモリアクセス許可信号（読み
だし許可信号Ａ／Ｂ、又は書き込み許可信号Ａ／
Ｂ）によりメモリのアクセスを許可する。メモリ
アクセスの許可はメモリアクセス要求が発生した
メモリアクセス部２Ａ、又は２Ｂ、又は５Ａ、又
は５Ｂが優先され、複数のメモリアクセスが重な
つた場合はメモリアクセス要求が早く起こつたメ
モリアクセス部２Ａ、又は２Ｂ、又は５Ａ、又は
５Ｂから順に優先される。メモリアクセスを許可
されたメモリアクセス部はメモリをアクセスして
いる期間を示すメモリアクセス実行信号（読み出
し実行信号Ａ／Ｂ、書き込み実行信号Ａ／Ｂ）を
発生し、メモリアクセス期間中は他のメモリアク
セス部のメモリアクセスを許可せず、メモリアク
セスが終了次第、他のメモリアクセス要求が起こ
つたメモリアクセス部２Ａ、又は２Ｂ、又は５
Ａ、又は５Ｂのメモリアクセスを許可する。この
ようにメモリアクセス要求に対してメモリアクセ
ス期間中、データ伝送路をメモリアクセス許可信
号により制御し、他のデータによるメモリアクセ
スを待たせることにより、同時に複数のメモリア
クセスが起こることを回避する。

第２図は、第１図の比較判定部３Ａとデータ処
理部４Ａ、比較判定部３Ｂとデータ処理部４Ｂを
同じパイプラインステージで実行させた場合の構
成図である。図示はしないが、パイプライン処理
の実行時間によりデータ伝送路の１段当たりの伝
送遅延時間に収まる範囲で複数のパイプライン処
理を一つのパイプラインステージで実行させた
り、前記遅延時間に収まらない処理を複数のパイ
プラインステージに分割する構成が実現できるこ
とは明らかである。

〈発明の効果〉 以上のように本発明を用いることにより、テン
プレートマツチングを高速に実現できる。

【図面の簡単な説明】

第１図及び第２図は、本発明の一実施例を示す
構成図である。第１図、第２図において、１Ａ，
１Ｂはデータ伝送路、２Ａ，２Ｂはメモリ読み出
し部、３Ａ，３Ｂは比較判定部、４Ａ，４Ｂはデ
ータ処理部、５Ａ，５Ｂはメモリ書き込み部、６
はマツチングメモリ、７はメモリアクセス制御回
路であり、読み出し実行信号Ａ／Ｂ及び書き込み
実行信号Ａ／Ｂをメモリアクセス実行信号、読み
出し許可信号Ａ／Ｂ及び書き込み許可信号Ａ／Ｂ
をメモリアクセス許可信号、読み出し要求信号
Ａ／Ｂ及び書き込み要求信号Ａ／Ｂをメモリアク
セス要求信号とする。第３図は、データ駆動型計
算機に於けるデータフローグラフを示す図であ
る。第４図は、パケツトデータのフオーマツト例
を示す図である。第５図は、データ伝送路を構成
するデータ伝送回路の構成図である。第６図は、
データ伝送回路を構成する伝送制御素子の回路図
である。第７図は同動作タイミングチヤートであ
る。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも一つの入力ポートを持ち、これら
   の入力ポートから入力されるデータに対してデー
   タの一部或いは全部からなる識別子に対応するア
   ドレスを持つマツチングメモリと、前記マツチン
   グメモリから当該データの前記識別子に対応する
   アドレスの読み出しを行うメモリ読み出し部と、
   読み出されたデータと当該データとの比較判定を
   行う比較判定部と、比較結果に基づき各データの
   処理を行うデータ処理部と、前記マツチングメモ
   リの当該データの前記識別子に対応するアドレス
   へ前記データ処理部の処理結果の書き込みを行う
   メモリ書き込み部と、これらの処理をパイプライ
   ン処理しつつデータ伝送が可能な前記入力ポート
   に対応する一つ以上のデータ伝送路と、少なくと
   も一つのデータ伝送路上を伝送される二つ以上の
   データに対して前記単一のマツチングメモリのア
   クセスが同時に発生しないように前記データ伝送
   路上のデータの伝送を調停するメモリアクセス制
   御回路とを備え、少なくとも一つのデータの入力
   に対してそれぞれのデータのパイプライン処理を
   並列に実行し、高速にテンプレートマツチングを
   行うことを特徴とするテンプレートマツチング回
   路。