JP2767811B2 - ビデオデータ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビデオ信号処理プロセッサに関し、特にデー
タフロー方式のビデオデータ処理装置に関する。

〔従来の技術〕

従来、ビデオ信号に所要の処理を施す場合の装置とし
て、複数のプロセッサモジュールを備えると共にシング
ルポートのフレームメモリを入出力バッファとして備え
たビデオ処理プロセッサがあり、かかるビデオ処理プロ
セッサにおいては、データ入力，処理，データ出力をタ
イムシェアリングで切替える方法が従来から用いられて
きた。

〔発明が解決しようとする課題〕

しかし、上述のような構成にあっては、処理速度、使
用メモリの点で次のような難点がある。

すなわち、従来のようにシングルポートのメモリをフ
レームメモリとして用い、タイムシェアリング的に切替
えて使用する方法では、アクセスタイムが余分にかかっ
てしまい、ビデオレートで処理を行おうとすると、処理
速度を速くできず、低価格大容量のDRAMでは困難であ
り、高価格小容量のSRAMを用いざるを得なかった。

本発明の目的は、ビデオ信号のように高速リアルタイ
ム処理が要求される場合において、パラレルポートとシ
リアルポートとの２種類のポートを持つDRAMを用いて高
速処理を実現しうるビデオデータ処理装置を提供するこ
とにある。

〔課題を解決するための手段〕

本発明のビデオデータ処理装置は、複数のプロセッサ
モジュールと、パラレルポートとシリアルポートの２種
類のポートを有し、前記複数のプロセッサモジュール
と、前記パラレルポートのバスにて各々接続された複数
のローカルメモリと、前記複数のローカルメモリと、前
記シリアルポートのバスにて各々接続された入力ダブル
バッファメモリと、前記複数のローカルメモリと、前記
シリアルポートのバスにて接続された出力ダブルバッフ
ァメモリとを備えたことを特徴としている。

前記プロセッサモジュールは、前記ローカルメモリと
前記パラレルポートのバスを介して接続されたインタフ
ェース回路と、複数のデータフロープロセッサとを備
え、前記インタフェース回路と前記複数のデータフロー
プロセッサとが、単方向のリング状バスによって接続さ
れている。

〔作用〕

本発明は、複数のプロセッサモジュールと、２ポート
の入力ダブルバッファメモリと、２ポートの出力ダブル
バッファメモリと、２ポートのローカルメモリとを含ん
で成る。ローカルメモリ、入出力ダブルバッファメモリ
には、シリアルポート、パラレルポートの２ポートメモ
リを用いており、それらの間で高速にブロック転送を行
い、複数のインタフェース回路を介したデータフロープ
ロセッサ（以下、単にプロセッサともいう）からのアク
セスは並行して処理でき、各プロセッサから入力された
データの値に応じて、各ローカルメモリへの書き込みお
よび読み出しを、パラレルポート側、即ちローカルメモ
リとプロセッサ間にて行うか、あるいはシリアルポート
側、即ちローカルメモリとダブルバッファメモリとの間
の高速データ転送を行うかを、前記各プロセッサからの
指示で制御でき、データの入力，処理，並びに出力が効
率よく非同期パイプライン的に実行できる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示す図であり、ま
た、第２図は第１図におけるプロセッサの内部構成を示
すブロック図である。

第１図において、本発明の一実施例のビデオデータ処
理装置は、単方向のリング状バスによって後述のように
データフロープロセッサが接続された２つのプロセッサ
モジュール11,12と、ローカルメモリ13,14と、複数ワー
ド一括して転送するシリアルポートを介して接続される
入力ダブルバッファメモリ15と、出力ダブルバッファメ
モリ16とから構成される。本実施例ではプロセッサモジ
ュールは２つであるが、３つ以上でも同様である。

例えばプロセッサモジュール11は、複数のデータフロ
ープロセッサ18,19とインタフェース回路17を単方向パ
イプラインバスでリング状に接続した構成であり、ロー
カルメモリ13のパラレルポート側と、インタフェース回
路17とは、双方向バスで接続されている。尚、他のプロ
セッサモジュール12も同様に構成される。

このように、複数のデータフロープロセッサ18,19を
単方向のパイプラインバスでリング状に接続したものを
１つのプロセッサモジュールとし、そのプロセッサモジ
ュールを２個有している。

ローカルメモリ13,14、入力ダブルバッファメモリ1
5、出力ダブルバッファメモリ16としては、それぞれ、
シリアルポート、パラレルポートの２ポート独立入出力
可能なメモリが用いられている。

ローカルメモリ13,14は、２ポートの入力ダブルバッ
ファメモリ15とシリアルポートのバスで接続され、ま
た、出力ダブルバッファメモリ16とシリアルポートのバ
スで接続されている。

入力ダブルバッファメモリ15は、ビデオ信号の２フレ
ーム分に相当するメモリ容量を有し、また、出力ダブル
バッファメモリ16も２フレーム分に相当するメモリ容量
を持っている。

上述のように、このビデオデータ処理装置は、複数の
データフロープロセッサ18,19を単方向のパイプライン
バスでリング状に接続したものを１つのプロセッサモジ
ュールとし、そのプロセッサモジュールを、本実施例で
は２個有し、その各々を構成するデータフロープロセッ
サ18,19と、インタフェース回路17を介してパラレルポ
ートのバスで接続された２つポートのローカルメモリ1
3,14と、ローカルメモリ13,14とシリアルポートのバス
で接続された２ポートの入力ダブルバッファメモリ15
と、ローカルメモリ13,14と前記シリアルポートのバス
で接続された出力ダブルバッファメモリ16とを備える。
複数のプロセッサモジュール11,12と、２ポートの入力
ダブルバッファメモリ15と、２ポートの出力ダブルバッ
ファメモリ16と、２ポートのローカルメモリ13,14とを
含んで成るこのビデオデータ処理装置では、既述の如
く、ローカルメモリ13,14、入出力ダブルバッファメモ
リ15,16には、シリアルポート，パラレルポートの２ポ
ート独立入出力可能なメモリを用いており、それらの間
で高速にブロック転送を行い、複数のプロセッサ（イン
タフェース回路を介したデータフロープロセッサ）から
のアクセスは並行して処理でき、前記各プロセッサから
入力されたデータの値に応じて、前記各プロセッサから
各ローカルメモリ13,14への１ワード単位のデータの書
き込みまたは読み出しをパラレルポート側から行うか、
あるいは各ローカルメモリ13,14とダブルバッファメモ
リとの間の複数連続ワード単位の高速データ転送（シリ
アルポート側にて行われる）を行うかがプロセッサから
の指示で制御でき、データの入力，処理と出力が効率よ
く非同期パイプライン的に実行される。

以下、これを第１図のデータフロープロセッサ18,19
の詳細な内部ブロック図である第２図をも参照して説明
するに、まず、第２のプロセッサは、２項演算を行う演
算回路21と、データの行き先アドレスを貯えておくリン
クテーブルメモリ22と、ファンクションテーブルメモリ
23と、ファンクションテーブルメモリ23の出力203が供
給され、２項演算の片側の入力データを一時貯えておく
データメモリ24と、データが次段のパイプラインステー
ジに流せないときに一時貯えておくキューメモリ25と、
外部バスへの出力データ208を制御する出力制御回路26
と、外部バスからの入力データ206を制御する入力制御
回路27とを含み構成される。各ブロック21〜27内には、
パイプラインクロックに同期してその入力データを一時
保持しておく入力レジスタを含み、全体がパイプライン
クロックに同期して動作する。

入力制御回路27は、外部から入力されるデータ206の
一部であるモジュール番号の値を参照し、リンクテーブ
ルメモリ22または出力制御回路26にデータ206を振り分
ける。すなわち、入力されたデータ206のモジュール番
号が、あらかじめ設定された自分自身のモジュール番号
値と一致すればリンクテーブルメモリ22へ与える信号20
1として出力し、異なっていれば出力制御回路26への信
号207として出力する。

リンクテーブルメモリ22は、演算回路21または入力制
御回路27から送られてくるデータの一部であるデータ番
号をアドレスとしてアクセスされ、次の行き先のデータ
番号を読み出し、旧データ番号と置き換えると同時に演
算番号を読み出し、信号202を生成する。ファンクショ
ンテーブルメモリ23は、信号202の一部である演算番号
をアドレスとしてアクセスされ、演算の種類及び演算に
必要なパラメータを読み出し、信号202のデータとペア
となるデータが既にデータメモリ24内に貯えられている
ときは、データメモリ24内のペアとなるデータを読み出
し、２項入力データとしてキューメモリ25に送る。ペア
となるデータが未だ到着していない場合にはデータメモ
リ24にいま流されてきたデータの書き込みを行い、キュ
ーメモリ25へのデータ204は無効とする。ファンクショ
ンテーブルメモリ23の内部には、このように２項演算の
入力となる２種類のデータを識別し、どちらが先に到着
したかという内部状態をデータ番号毎に貯えておく状態
メモリを含んでいる。この状態メモリの内容はデータが
到着する毎に更新され、その状態メモリの内容を参照す
ることでデータメモリ24の読み出し、書き込みの制御を
行う。２項演算のペアとなる入力データ同士は同一のデ
ータ番号をもち、ペアのどちらの入力であるかを特定す
るペアビットの値により判別される。データメモリ24に
は、２項演算のペアとなる２つの入力データのうち先に
到着したものがデータ番号毎に貯えられ、ペアとなるデ
ータのもう一方が到着すると読み出され、今流れてきた
データと、データメモリ24に貯えられていたペアとなる
データと一緒にキューメモリ25に出力される。データメ
モリ24の中には定数演算のときの定数の値も貯えること
ができ、ファンクションテーブル23内に貯えられている
ファンクションコードにより、２項演算であるか定数演
算であるかが識別される。キューメモリ25にはファンク
ションコード、演算に必要なパラメータ、演算の対象と
なる２つのデータが到着順に貯えられ、出力制御回路26
または演算回路21が空き次第読み出されて送り込まれ
る。

演算回路21は、２つの入力データ値に対して与えられ
たファンクションコードに従い所定の演算を施し、演算
結果をリンクテーブル22に出力する。演算回路21が複数
個のデータ出力を行っているときにはキューメモリ25か
らのデータ入力は停止され待たされる。

出力制御回路26は、入力制御回路27からの通過データ
あるいはキューメモリ25からの出力データ205を引き取
り、外部回路へ出力するマルチプレクサであり、内部に
データの待ち合せを行うキューメモリを内蔵しており、
既述したようにパイプラインクロックに同期して動作す
る。

このように、第２図のプロセッサでは、入力制御回路
にデータが入力されたとき、入力されたデータ206のモ
ジュール番号があらかじめ定められた自分自身のモジュ
ール番号値と一致したときには、前述のようにしてその
演算回路21で所定の処理が実行され、キューメモリ25、
出力制御回路26を介して外部回路へ送出される。

第１図のプロセッサモジュール11,12におけるパイプ
ラインバスでリング状に接続されたデータフロープロセ
ッサは、前記のような構成のものであってよく、各プロ
セッサモジュール11,12は、ローカルメモリ13,14の内部
に貯えられたデータに対してパラレルポート側からアク
セスし、所定のデータ処理を施し、その結果を再びロー
カルメモリ13,14に書き戻す等の処理を行う。

次に、本実施例による処理手順について説明する。

第１図において、入力ビデオ信号101は入力ダブルバ
ッファメモリ15に供給され、出力ビデオ信号103は出力
ダブルバッファメモリ16からディスプレイ等へ送出され
る。

すなわち、入力ビデオ信号101は、２ポートDRAMで構
成される入力ダブルバッファメモリ15にフレーム単位で
入力され蓄積される。入力ダブルバッファメモリ15は、
既述したように、ビデオ信号の２フレーム分に相当する
メモリ容量を持っており、一方のフレームメモリがビデ
オ信号の書き込みに用いられている間、もう一方のフレ
ームメモリはローカルメモリ13,14とのデータ転送用の
読み出しに用いられ、これらの書き込みと読み出しは同
時並行的に処理される。１フレーム分の入力，転送が終
了すると、２つのフレームメモリは書き込みと読み出し
の切換により、直前に書き込まれた方のフレームメモリ
から読み出しが行われ、直前に読み出しが行われた方の
フレームメモリへ書き込みが行われる。

入力ダブルバッファメモリ15のシリアルポート側から
読み出されたデータは、ローカルメモリ13,14のシリア
ルポート側から書き込まれる。各プロセッサモジュール
11,12を構成するデータフロープロセッサ18,19では、ロ
ーカルメモリ13,14の内部に貯えられたデータに対し
て、パラレルポート側からアクセスし、第２図で説明し
たような動作により所定のデータ処理（画像処理）を施
し、その結果を再びローカルメモリ13,14に書き戻す。
ローカルメモリ13,14に書き込まれた処理結果はシリア
ルポートを介して出力ダブルバッファメモリ16に転送さ
れる。

出力ダブルバッファメモリ16は、これも既述の如く、
２フレーム分に相当するメモリ容量を持っており、一方
のフレームメモリがローカルメモリとの転送を行ってい
る間、もう一方のフレームメモリは表示用に読み出され
る。１フレーム分の転送，表示が終了すると、２つのフ
レームメモリの役割は逆転し、直前に書き込まれた方の
フレームメモリから読み出しが行われ、直前に表示用の
読み出された方のフレームメモリへ書き込みが行われ
る。上述のように、入力ダブルバッファメモリ15へのデ
ータ入力と、入力ダブルバッファメモリ15及びローカル
メモリ13,14間でのデータ転送、プロセッサ18,19からイ
ンタフェース回路17を介したローカルメモリ13へのアク
セス、ローカルメモリ13,14から出力ダブルバッファメ
モリ16への転送、出力ダブルバッファメモリ16からディ
スプレイの表示転送等が、パイプライン的に並行して処
理でき、オーバーヘッドタイムによるロス時間も少なく
てすむ。

〔発明の効果〕

以上説明したように、本発明によれば、ローカルメモ
リと入力ダブルバッファメモリ、あるいはローカルメモ
リと出力ダブルバッファメモリとの間をシリアルポート
バスで接続して高速ブロック転送を行い、ローカルメモ
リ，入力ダブルバッファメモリ，出力ダブルバッファメ
モリを２ポート構成とし、ローカルメモリのパラレルポ
ート側に対するデータフロープロセッサのアクセスとデ
ータ伝送アクセスとを互いに妨げることなく並行して処
理でき、ビデオ信号をリアルタイムで高速に効率よく処
理できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、 第２図は第１図におけるプロセッサ部の詳細なブロック
図である。 11,12……プロセッサモジュール 13,14……ローカルメモリ 15……入力ダブルバッファメモリ 16……出力ダブルバッファメモリ 17……インタフェース回路 18,19……データフロープロセッサ 21……演算回路 22……リンクテーブルメモリ 23……ファンクションテーブルメモリ 24……データメモリ 25……キューメモリ 26……出力制御回路 27……入力制御回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数のプロセッサモジュールと、 パラレルポートとシリアルポートの２種類のポートを有
   し、前記複数のプロセッサモジュールと、前記パラレル
   ポートのバスにて各々接続された複数のローカルメモリ
   と、 前記複数のローカルメモリと、前記シリアルポートのバ
   スにて各々接続された入力ダブルバッファメモリと、 前記複数のローカルメモリと、前記シリアルポートのバ
   スにて接続された出力ダブルバッファメモリと、 を備えたことを特徴とするビデオデータ処理装置。
2. 【請求項２】前記プロセッサモジュールは、 前記ローカルメモリと前記パラレルポートのバスを介し
   て接続されたインタフェース回路と、 複数のデータフロープロセッサと、 を備え、 前記インタフェース回路と前記複数のデータフロープロ
   セッサとが、単方向のリング状バスによって接続されて
   いることを特徴とする請求項１に記載のビデオデータ処
   理装置。
3. 【請求項３】前記入力ダブルバッファメモリおよび前記
   出力ダブルバッファメモリは、パラレルポートとシリア
   ルポートの２種類のポートを備えていることを特徴とす
   る請求項１または２に記載のビデオデータ処理装置。