JPH01303575A - ビデオデータ処理装置 - Google Patents
ビデオデータ処理装置Info
- Publication number
- JPH01303575A JPH01303575A JP13380588A JP13380588A JPH01303575A JP H01303575 A JPH01303575 A JP H01303575A JP 13380588 A JP13380588 A JP 13380588A JP 13380588 A JP13380588 A JP 13380588A JP H01303575 A JPH01303575 A JP H01303575A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- port
- input
- double buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 145
- 238000000034 method Methods 0.000 abstract description 5
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビデオ信号処理プロセッサに関し、特にデータ
フロ一方式のビデオデータ処理装置に関する。
フロ一方式のビデオデータ処理装置に関する。
従来、ビデオ信号に所要の処理を施す場合の装置として
、複数のプロセッサモジュールを備えると共にシングル
ポートのフレームメモリを人出カバソファとして備えた
ビデオ処理プロセッサがあり、かかるビデオ処理プロセ
ッサにおいては、データ入力、処理、データ出力をタイ
ムシェアリングで切替える方法が従来から用いられてき
た。
、複数のプロセッサモジュールを備えると共にシングル
ポートのフレームメモリを人出カバソファとして備えた
ビデオ処理プロセッサがあり、かかるビデオ処理プロセ
ッサにおいては、データ入力、処理、データ出力をタイ
ムシェアリングで切替える方法が従来から用いられてき
た。
しかし、上述のような構成にあっては、処理速度、使用
メモリの点で次のような難点がある。
メモリの点で次のような難点がある。
すなわち、従来のようにシングルポートのメモリをフレ
ームメモリとして用い、タイムシェアリング的に切替え
て使用する方法では、アクセスタイムが余分にかかって
しまい、ビデオレートで処理を行おうとすると、処理速
度を速くできず、低価格大容量のＤＲＡＭでは困難であ
り、高価格小容量のＳＲＡＭを用いざるを得なかった。
ームメモリとして用い、タイムシェアリング的に切替え
て使用する方法では、アクセスタイムが余分にかかって
しまい、ビデオレートで処理を行おうとすると、処理速
度を速くできず、低価格大容量のＤＲＡＭでは困難であ
り、高価格小容量のＳＲＡＭを用いざるを得なかった。
本発明の目的は、ビデオ信号のように高速リアルタイム
処理が要求される場合において、パラレルポートとシリ
アルポートとの２種類のポートを持つＤＲＡＭを用いて
高速処理を実現しうるビデオデータ処理装置を提供する
ことにある。
処理が要求される場合において、パラレルポートとシリ
アルポートとの２種類のポートを持つＤＲＡＭを用いて
高速処理を実現しうるビデオデータ処理装置を提供する
ことにある。
本発明のビデオデータ処理装置は、
複数のプロセッサモジュールと、
プロセッサモジュールの各々とパラレルポートのバスで
接続された２ポートの複数のローカルメモリと、 ローカルメモリとシリアルポートのバスで接続された２
ポートの入力ダブルバッファメモリと、ローカルメモリ
とシリアルポートのバスで接続された２ポートの出力ダ
ブルバッファメモリとを備えることを特徴としている。
接続された２ポートの複数のローカルメモリと、 ローカルメモリとシリアルポートのバスで接続された２
ポートの入力ダブルバッファメモリと、ローカルメモリ
とシリアルポートのバスで接続された２ポートの出力ダ
ブルバッファメモリとを備えることを特徴としている。
本発明は、複数のプロセッサモジュールと、２ポートの
入力ダブルバッファメモリと、２ポートの出力ダブルバ
ッファメモリと、２ポートのローカルメモリとを含んで
成る。ローカルメモリ、人出力ダブルバッファメモリに
は、シリアルポート、パラレルポートの２ボートメモリ
を用いており、それらの間で高速にブロック転送を行い
、複数のプロセッサからのアクセスは並行して処理でき
、プロセッサから入力したデータの値に応じてローカル
メモリへの書き込み読み出しをパラレルポート側から行
うか、あるいはローカルメモリとダブルバッファメモリ
との間の高速データ転送がプロセッサからの指示で制御
でき、データの入力、処理と出力が効率よく非同期パイ
プライン的に実行できる。
入力ダブルバッファメモリと、２ポートの出力ダブルバ
ッファメモリと、２ポートのローカルメモリとを含んで
成る。ローカルメモリ、人出力ダブルバッファメモリに
は、シリアルポート、パラレルポートの２ボートメモリ
を用いており、それらの間で高速にブロック転送を行い
、複数のプロセッサからのアクセスは並行して処理でき
、プロセッサから入力したデータの値に応じてローカル
メモリへの書き込み読み出しをパラレルポート側から行
うか、あるいはローカルメモリとダブルバッファメモリ
との間の高速データ転送がプロセッサからの指示で制御
でき、データの入力、処理と出力が効率よく非同期パイ
プライン的に実行できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成を示す図であり、また
、第２図は第１図におけるプロセッサの内部構成を示す
ブロック図である。
、第２図は第１図におけるプロセッサの内部構成を示す
ブロック図である。
第１図において、本発明の一実施例のビデオデータ処理
装置は、単方向のリング状バスによって後述のようにデ
ータフロープロセッサが接続された複数、本実施例では
２つのプロセッサモジュール１１．１２と、各々のプロ
セッサモジュール１１．１２に含まれるローカルメモリ
１３．１４と、複数ワード−括して転送するシリアルポ
ートを介して接続される入力ダブルバッファメモ１月５
と、出力ダブルバッファメモリ１６とから構成される。
装置は、単方向のリング状バスによって後述のようにデ
ータフロープロセッサが接続された複数、本実施例では
２つのプロセッサモジュール１１．１２と、各々のプロ
セッサモジュール１１．１２に含まれるローカルメモリ
１３．１４と、複数ワード−括して転送するシリアルポ
ートを介して接続される入力ダブルバッファメモ１月５
と、出力ダブルバッファメモリ１６とから構成される。
本実施例ではプロセッサモジュールは２つであるが、３
つ以上でも同様である。
つ以上でも同様である。
このプロセッサモジュール１１．１２、例えばプロセッ
サモジュール１１は、複数のデータフロープロセッサ１
８．１９とインタフェース回路１７を単方向パイプライ
ンバスでリング状に接続した構成であり、ローカルメモ
リ１３のパラレルポート側と、インタフェース回路１７
とは、双方向バスで接続されている。他のプロセッサモ
ジュール１２の構成も同様である。
サモジュール１１は、複数のデータフロープロセッサ１
８．１９とインタフェース回路１７を単方向パイプライ
ンバスでリング状に接続した構成であり、ローカルメモ
リ１３のパラレルポート側と、インタフェース回路１７
とは、双方向バスで接続されている。他のプロセッサモ
ジュール１２の構成も同様である。
このように、複数のデータフロープロセッサ１８゜１９
を単方向のパイプラインバスでリング状に接続したもの
を１つのプロセッサモジュールとし、そのプロセッサモ
ジュールを２個有している。
を単方向のパイプラインバスでリング状に接続したもの
を１つのプロセッサモジュールとし、そのプロセッサモ
ジュールを２個有している。
ローカルメモＩＪ１３．１４、入力ダブルバッファメモ
１月５、出力ダブルバッファメモリ托としては、それぞ
れ、シリアルポート、パラレルポートの２ポート独立入
出力可能なメモリが用いられている。
１月５、出力ダブルバッファメモリ托としては、それぞ
れ、シリアルポート、パラレルポートの２ポート独立入
出力可能なメモリが用いられている。
ローカルメモＩＪ１３，１４は、２ポートの入力ダブル
バッファメモリ１５とシリアルポートのバスで接続され
・また、出力ダブルバッファメモ１月６とシリアルポー
トのバスで接続されている。
バッファメモリ１５とシリアルポートのバスで接続され
・また、出力ダブルバッファメモ１月６とシリアルポー
トのバスで接続されている。
入力ダブルバッファメモリ１５は、ビデオ信号の２フレ
一ム分に相当するメモリ容量を有し、また、出力ダブル
バッファメモＩＪ１６も２フレ一ム分に相当するメモリ
容量を持っている。
一ム分に相当するメモリ容量を有し、また、出力ダブル
バッファメモＩＪ１６も２フレ一ム分に相当するメモリ
容量を持っている。
上述のように、このビデオデータ処理装置は、複数のデ
ータフロープロセッサ１８．１９を単方向のパイプライ
ンバスでリング状に接続したものを１つのプロセッサモ
ジュールとし、そのプロセッサモジュールを複数個、本
実施例で２個有し、その各々とパラレルポートのバスで
接続された２ポートの複数の、すなわち２つのローカル
メモリ１３゜１４と、ローカルメモｌ７１３．１４とシ
リアルポートのバスで接続された２ポートの入力ダブル
バッファメモ１月５と、ローカルメモリ１３．１４と前
記シリアルポートのバスで接続された出力ダブルバッフ
ァメモリ１６とを備える。複数のプロセッサモジュール
１１．１２と、２ボートの入力ダブルバソファメモＩＪ
１５と、２ボートの出力ダブルバッファメモリ１６と、
２ボートのローカルメモリ１３．１４とを含んで成るこ
のビデオデータ処理装置では、既述の如く、ローカルメ
モリ１３．１４、入出力ダブルバッファメモリ１５．１
６には、シリアルポート、パラレルポートの２ポート独
立入出力可能なメモリを用いており、それらの間で高速
にブロック転送を行い、複数のプロセッサからのアクセ
スは並行して処理でき、プロセッサから入力したデータ
の値に応じてローカルメモリ１３． ｉ４への１ワ一ド
単位の書き込み読み出しをパラレルポート側から行うか
、あるいはローカルメモリとダブルバッファメモリとの
間の複数連続ワード単位の高速データ転送を行うかがプ
ロセッサからの指示で制御でき、データの入力、処理と
出力が効率よく非同期パイプライン的に実行される。
ータフロープロセッサ１８．１９を単方向のパイプライ
ンバスでリング状に接続したものを１つのプロセッサモ
ジュールとし、そのプロセッサモジュールを複数個、本
実施例で２個有し、その各々とパラレルポートのバスで
接続された２ポートの複数の、すなわち２つのローカル
メモリ１３゜１４と、ローカルメモｌ７１３．１４とシ
リアルポートのバスで接続された２ポートの入力ダブル
バッファメモ１月５と、ローカルメモリ１３．１４と前
記シリアルポートのバスで接続された出力ダブルバッフ
ァメモリ１６とを備える。複数のプロセッサモジュール
１１．１２と、２ボートの入力ダブルバソファメモＩＪ
１５と、２ボートの出力ダブルバッファメモリ１６と、
２ボートのローカルメモリ１３．１４とを含んで成るこ
のビデオデータ処理装置では、既述の如く、ローカルメ
モリ１３．１４、入出力ダブルバッファメモリ１５．１
６には、シリアルポート、パラレルポートの２ポート独
立入出力可能なメモリを用いており、それらの間で高速
にブロック転送を行い、複数のプロセッサからのアクセ
スは並行して処理でき、プロセッサから入力したデータ
の値に応じてローカルメモリ１３． ｉ４への１ワ一ド
単位の書き込み読み出しをパラレルポート側から行うか
、あるいはローカルメモリとダブルバッファメモリとの
間の複数連続ワード単位の高速データ転送を行うかがプ
ロセッサからの指示で制御でき、データの入力、処理と
出力が効率よく非同期パイプライン的に実行される。
以下、これを第１図のデータフロープロセッサ１８、１
９の詳細な内部ブロック図である第２図をも参照して説
明するに、まず、第２図のプロセッサは、２項演算を行
う演算回路２１と、データの行き先アドレスを貯えてお
くリンクテーブルメモリ２２と、ファンクションテーブ
ルメモリ２３と、ファンクションテーブルメモリ２３の
出力２０３が供給され、２項演算の片側の入力データを
一時貯えておくデータメモリ２４と、データが次段のパ
イプラインステージに流せないときに一時貯えておくキ
ューメモリ２５と、外部バスへの出力データ２０８を制
御する出力制御回路２６と、外部バスからの入力データ
２０６を制御する入力制御回路２７とを含み構成される
。各ブロック２１〜２７内には、パイプラインクロック
に同期してその入力データを一時保持しておく入力レジ
スタを含み、全体がパイプラインクロックに同期して動
作する。
９の詳細な内部ブロック図である第２図をも参照して説
明するに、まず、第２図のプロセッサは、２項演算を行
う演算回路２１と、データの行き先アドレスを貯えてお
くリンクテーブルメモリ２２と、ファンクションテーブ
ルメモリ２３と、ファンクションテーブルメモリ２３の
出力２０３が供給され、２項演算の片側の入力データを
一時貯えておくデータメモリ２４と、データが次段のパ
イプラインステージに流せないときに一時貯えておくキ
ューメモリ２５と、外部バスへの出力データ２０８を制
御する出力制御回路２６と、外部バスからの入力データ
２０６を制御する入力制御回路２７とを含み構成される
。各ブロック２１〜２７内には、パイプラインクロック
に同期してその入力データを一時保持しておく入力レジ
スタを含み、全体がパイプラインクロックに同期して動
作する。
入力制御回路２７は、外部から入力されるデータ２０６
の一部であるモジュール番号の値を参照し、リンクテー
ブルメモリ２２または出力制御回路２６にデータ２０６
を振り分ける。すなわち、入力されたデータ２０６のモ
ジュール番号が、あらかじめ設定された自分自身のモジ
ュール番号値と一致すればリンクテーブルメモリ２２へ
与える信号２０１ として出力し、異なっていれば出力
制御回路２６への信号２０７として出力する。
の一部であるモジュール番号の値を参照し、リンクテー
ブルメモリ２２または出力制御回路２６にデータ２０６
を振り分ける。すなわち、入力されたデータ２０６のモ
ジュール番号が、あらかじめ設定された自分自身のモジ
ュール番号値と一致すればリンクテーブルメモリ２２へ
与える信号２０１ として出力し、異なっていれば出力
制御回路２６への信号２０７として出力する。
リンクテーブルメモリ２２は、演算回路２１または人力
制御回路２７から送られてくるデータの一部であるデー
タ番号をアドレスとしてアクセスされ、次の行き先のデ
ータ番号を読み出し、旧データ番号と置き換えると同時
に演算番号を読み出し、信号２０２を生成する。ファン
クションテーブルメモリ２３は、信号２０２の一部であ
る演算番号をアドレスとしてアクセスされ、演算の種類
及び演算に必要なパラメータを読み出し、信号２０２の
データとペアとなるデータが既にデータメモリ２４内に
貯えられているときは、データメモリ２４内のペアとな
るデータを読み出し、２項入力データとしてキューメモ
リ２５に送る。ペアとなるデータが未だ到着していない
場合にはデータメモリ２４にいま流されてきたデータの
書き込みを行い、キューメモリ２５へのデータ２０４は
無効とする。ファンクションテーブルメモリ２３の内部
には、このように２項演算の入力となる２種類のデータ
を識別し、どちらが先に到着したかという内部状態をデ
ータ番号毎に貯えておく状態メモリを含んでいる。この
状態メモリの内容はデータが到着する毎に更新され、そ
の状態メモリの内容を参照することでデータメモリ２４
の読み出し、書き込みの制御を行う。２項演算のペアと
なる入力データ同士は同一のデータ番号をもち、ペアの
どちらの入力であるかを特定するペアビットの値により
判別される。データメモ１Ｊ２４には、２項演算のペア
となる２つの入力データのうち先に到着したものがデー
タ番号毎に貯えられ、ペアとなるデータのもう一方が到
着すると読み出され、合流れてきたデータと、データメ
モリ２４に貯えられていたペアとなるデータと一緒にキ
ューメモリ２５に出力される。データメモリ２４の中に
は定数演算のときの定数の値も貯えることができ、ファ
ンクションテーブル２３内に貯えられているファンクシ
ョンコードにより、２項演算であ４カ、定数演算、あ、
、、、ヵ、識別あＦＬ ４． ’ｒ ｓ −／＝督リ２
５にはファンクションコード、演算に必要なパラメータ
、演算の対象となる２つのデータが到着順に貯えられ、
出力制御回路２６または演算回路２１が空き次第読み出
されて送り込まれる。
制御回路２７から送られてくるデータの一部であるデー
タ番号をアドレスとしてアクセスされ、次の行き先のデ
ータ番号を読み出し、旧データ番号と置き換えると同時
に演算番号を読み出し、信号２０２を生成する。ファン
クションテーブルメモリ２３は、信号２０２の一部であ
る演算番号をアドレスとしてアクセスされ、演算の種類
及び演算に必要なパラメータを読み出し、信号２０２の
データとペアとなるデータが既にデータメモリ２４内に
貯えられているときは、データメモリ２４内のペアとな
るデータを読み出し、２項入力データとしてキューメモ
リ２５に送る。ペアとなるデータが未だ到着していない
場合にはデータメモリ２４にいま流されてきたデータの
書き込みを行い、キューメモリ２５へのデータ２０４は
無効とする。ファンクションテーブルメモリ２３の内部
には、このように２項演算の入力となる２種類のデータ
を識別し、どちらが先に到着したかという内部状態をデ
ータ番号毎に貯えておく状態メモリを含んでいる。この
状態メモリの内容はデータが到着する毎に更新され、そ
の状態メモリの内容を参照することでデータメモリ２４
の読み出し、書き込みの制御を行う。２項演算のペアと
なる入力データ同士は同一のデータ番号をもち、ペアの
どちらの入力であるかを特定するペアビットの値により
判別される。データメモ１Ｊ２４には、２項演算のペア
となる２つの入力データのうち先に到着したものがデー
タ番号毎に貯えられ、ペアとなるデータのもう一方が到
着すると読み出され、合流れてきたデータと、データメ
モリ２４に貯えられていたペアとなるデータと一緒にキ
ューメモリ２５に出力される。データメモリ２４の中に
は定数演算のときの定数の値も貯えることができ、ファ
ンクションテーブル２３内に貯えられているファンクシ
ョンコードにより、２項演算であ４カ、定数演算、あ、
、、、ヵ、識別あＦＬ ４． ’ｒ ｓ −／＝督リ２
５にはファンクションコード、演算に必要なパラメータ
、演算の対象となる２つのデータが到着順に貯えられ、
出力制御回路２６または演算回路２１が空き次第読み出
されて送り込まれる。
演算回路２１は、２つの入力データ値に対して与えられ
たファンクションコードに従い所定の演算を施し、演算
結果をリンクテーブル２２に出力する。
たファンクションコードに従い所定の演算を施し、演算
結果をリンクテーブル２２に出力する。
演算回路２１が複数個のデータ出力を行っているときに
はキューメモリ２５からのデータ入力は停止され待たさ
れる。
はキューメモリ２５からのデータ入力は停止され待たさ
れる。
出力制御回路２６は、入力制御回路２７からの通過デー
タあるいはキューメモリ２５からの出力データ２０５を
引き取り、外部回路へ出力するマルチプレクサであり、
内部にデータの待ち合せを行うキューメモリを内蔵して
おり、既述したようにパイプラインクロックに同期して
動作する。
タあるいはキューメモリ２５からの出力データ２０５を
引き取り、外部回路へ出力するマルチプレクサであり、
内部にデータの待ち合せを行うキューメモリを内蔵して
おり、既述したようにパイプラインクロックに同期して
動作する。
このように、第２図のプロセッサでは、入力制御回路に
データが入力されたとき、入力されたデータ２０６のモ
ジュール番号があらかじめ定められた自分自身のモジュ
ール番号値と一致したときには、前述のようにしてその
演算回路２１で所定の処理が実行され、キューメモリ２
５、出力制御回路２６を介して外部回路へ送出される。
データが入力されたとき、入力されたデータ２０６のモ
ジュール番号があらかじめ定められた自分自身のモジュ
ール番号値と一致したときには、前述のようにしてその
演算回路２１で所定の処理が実行され、キューメモリ２
５、出力制御回路２６を介して外部回路へ送出される。
第１図のプロセッサモジュール１１．１２におけるパイ
プラインバスでリング状に接続されたデータフロープロ
セッサは、前記のような構成のものであってよく、各プ
ロセッサモジュール１１．１２は、ローカルメモリ１３
．１４の内部に貯えられたデータに対してパラレルポー
ト側からアクセスし、所定のデータ処理を施し、その結
果を再びローカルメモリ１３．１４に書き戻す等の処理
を行う。
プラインバスでリング状に接続されたデータフロープロ
セッサは、前記のような構成のものであってよく、各プ
ロセッサモジュール１１．１２は、ローカルメモリ１３
．１４の内部に貯えられたデータに対してパラレルポー
ト側からアクセスし、所定のデータ処理を施し、その結
果を再びローカルメモリ１３．１４に書き戻す等の処理
を行う。
次に、本実施例による処理手順について説明する。
第１図において、入力ビデオ信号１０１は入力ダブルバ
ッファメモリ１５に供給され、出力ビデオ信号１０３は
出力ダブルバッファメモリ１６からデイスプレィ等へ送
出される。
ッファメモリ１５に供給され、出力ビデオ信号１０３は
出力ダブルバッファメモリ１６からデイスプレィ等へ送
出される。
すなわち、入力ビデオ信号１０１は、２ポ一トＤＲＡＭ
で構成される入力ダブルバッファメモリ１５にフレーム
単位で入力され蓄積される。入力ダブルバッファメモリ
１５は、既述したように、ビデオ信号の２フレ一ム分に
相当するメモリ容量を持っており、一方のフレームメモ
リがビデオ信号の書き込みに用いられている間、もう一
方のフレームメモリはプロセッサモジュールＩＬ １２
とのデータ転送用の読み出しに用いられ、これらの書き
込みと読み出しは同時並行的に処理される。１フレ一ム
分の入力、転送が終了すると、２つのフレームメモリは
書き込みと読み出しの切換により、直前に書き込まれた
方のフレームメモリから読み出しが行われ、直前に読み
出しが行われた方のフレームメモリへ書き込みが行われ
る。
で構成される入力ダブルバッファメモリ１５にフレーム
単位で入力され蓄積される。入力ダブルバッファメモリ
１５は、既述したように、ビデオ信号の２フレ一ム分に
相当するメモリ容量を持っており、一方のフレームメモ
リがビデオ信号の書き込みに用いられている間、もう一
方のフレームメモリはプロセッサモジュールＩＬ １２
とのデータ転送用の読み出しに用いられ、これらの書き
込みと読み出しは同時並行的に処理される。１フレ一ム
分の入力、転送が終了すると、２つのフレームメモリは
書き込みと読み出しの切換により、直前に書き込まれた
方のフレームメモリから読み出しが行われ、直前に読み
出しが行われた方のフレームメモリへ書き込みが行われ
る。
入力ダブルバッファメモリ１５のシリアルポート側から
読み出されたデータは、ローカルメモリ１３゜１４のシ
リアルポート側から書き込まれる。各プロセッサモジュ
ール１１．１２では、ローカルメモリ１３゜１４の内部
に貯えられたデータに対して、パラレルポート側からア
クセスし、第２図で説明したような動作により所定のデ
ータ処理を施し、その結果を再びローカルメモリ１３．
１４に書き戻す。ローカルメモリ１３．１４に書き込ま
れた処理結果はシリアルポートを介して出力ダブルバッ
ファメモリ１６に転送される。
読み出されたデータは、ローカルメモリ１３゜１４のシ
リアルポート側から書き込まれる。各プロセッサモジュ
ール１１．１２では、ローカルメモリ１３゜１４の内部
に貯えられたデータに対して、パラレルポート側からア
クセスし、第２図で説明したような動作により所定のデ
ータ処理を施し、その結果を再びローカルメモリ１３．
１４に書き戻す。ローカルメモリ１３．１４に書き込ま
れた処理結果はシリアルポートを介して出力ダブルバッ
ファメモリ１６に転送される。
出力ダブルバッファメモリ１６は、これも既述の如く、
２フレ一ム分に相当するメモリ容量を持っており、一方
のフレームメモリがローカルメモリとの転送を行ってい
る間、もう一方のフレームメモリは表示用に読み出され
る。１フレ一ム分の転送２表示が終了すると、２つのフ
レームメモリの役割は逆転し、直線に書き込まれた方の
フレームメモリから読み出しが行われ、直前に表示用に
読み出された方のフレームメモリへ書き込みが行われる
。上述のように、入力ダブルバッファメモリ１５へのデ
ータ入力と、入力ダブルバッファメモリ１５及びローカ
ルメモ１月３，１４間でのデータ転送、プロセッサ１８
．１９からローカルメモリ１３へのアクセス、ローカル
メモリ１３．１４から出力ダブルバッファメモリ１６へ
の転送、出力ダブルバソファメモ１Ｊ１６からデイスプ
レィの表示転送等が、パイプライン的に並行して処理で
き、オーバーヘッドも少なくてすむ。
２フレ一ム分に相当するメモリ容量を持っており、一方
のフレームメモリがローカルメモリとの転送を行ってい
る間、もう一方のフレームメモリは表示用に読み出され
る。１フレ一ム分の転送２表示が終了すると、２つのフ
レームメモリの役割は逆転し、直線に書き込まれた方の
フレームメモリから読み出しが行われ、直前に表示用に
読み出された方のフレームメモリへ書き込みが行われる
。上述のように、入力ダブルバッファメモリ１５へのデ
ータ入力と、入力ダブルバッファメモリ１５及びローカ
ルメモ１月３，１４間でのデータ転送、プロセッサ１８
．１９からローカルメモリ１３へのアクセス、ローカル
メモリ１３．１４から出力ダブルバッファメモリ１６へ
の転送、出力ダブルバソファメモ１Ｊ１６からデイスプ
レィの表示転送等が、パイプライン的に並行して処理で
き、オーバーヘッドも少なくてすむ。
以上説明したように、本発明によれば、各々ローカルメ
モリを持つプロセッサを複数用い、ローカルメモリと入
力ダブルバッファメモリ、あるいはローカルメモリと出
力ダブルバッファメモリとの間をシリアルポートバスで
接続して高速ブロック転送を行い、ローカルメモリ、入
力ダブルバッファメモリ、出力ダブルバッファメモリを
２ポート構成とし、ローカルメモリのパラレルボート側
に対するプロセッサのアクセスとデータ伝送アクセスと
を互いに妨げることなく並行して処理でき、ビデオ信号
をリアルタイムで高速に効率よく処理できるという効果
がある。
モリを持つプロセッサを複数用い、ローカルメモリと入
力ダブルバッファメモリ、あるいはローカルメモリと出
力ダブルバッファメモリとの間をシリアルポートバスで
接続して高速ブロック転送を行い、ローカルメモリ、入
力ダブルバッファメモリ、出力ダブルバッファメモリを
２ポート構成とし、ローカルメモリのパラレルボート側
に対するプロセッサのアクセスとデータ伝送アクセスと
を互いに妨げることなく並行して処理でき、ビデオ信号
をリアルタイムで高速に効率よく処理できるという効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるプロセッサ部の詳細なブロック図である
。 １１、１２・・・プロセッサモジュール１３、１４・・
・ローカルメモリ １５・・・・・入力ダブルバッファメモリ１６・・・・
・出力ダブルバッファメモリ１７・・・・・インタフェ
ース回路 １８、１９・・・データフロープロセッサ２１・・・・
・演算回路 ２２・・・・・リンクテーブルメモリ ２３・・・・・ファンクションテーブルメモリ２４・・
・・・データメモリ ２５・・・・・キューメモリ ２６・・・・・出力制御回路 ２７・・・・・入力制御回路 代理人 弁理士 岩 佐 義 幸 １１．１２・・・・・プロセッサモジュール１３．１４
・・・−ローカルメモリ １５・・・・・・−−−−・入力ダブルバッファメモリ
１６・・・・・−・・・・出力ダブルバッファメモリ１
７・・・・・・−・−インタフェース回路１８、１９−
ｍ−・・データフロープロセッサ第１図 ２１・・・・・演算回路 ２２・・・・・リンクテーブルメモリ ２３・・−・・ファンクシ１ンテーブルメモリ２４・・
−データメモリ ２５・・・−・キューメモリ ２６・・・・−出力側＠回路 ２７・・・・・入力側＠回路 第２図
第１図におけるプロセッサ部の詳細なブロック図である
。 １１、１２・・・プロセッサモジュール１３、１４・・
・ローカルメモリ １５・・・・・入力ダブルバッファメモリ１６・・・・
・出力ダブルバッファメモリ１７・・・・・インタフェ
ース回路 １８、１９・・・データフロープロセッサ２１・・・・
・演算回路 ２２・・・・・リンクテーブルメモリ ２３・・・・・ファンクションテーブルメモリ２４・・
・・・データメモリ ２５・・・・・キューメモリ ２６・・・・・出力制御回路 ２７・・・・・入力制御回路 代理人 弁理士 岩 佐 義 幸 １１．１２・・・・・プロセッサモジュール１３．１４
・・・−ローカルメモリ １５・・・・・・−−−−・入力ダブルバッファメモリ
１６・・・・・−・・・・出力ダブルバッファメモリ１
７・・・・・・−・−インタフェース回路１８、１９−
ｍ−・・データフロープロセッサ第１図 ２１・・・・・演算回路 ２２・・・・・リンクテーブルメモリ ２３・・−・・ファンクシ１ンテーブルメモリ２４・・
−データメモリ ２５・・・−・キューメモリ ２６・・・・−出力側＠回路 ２７・・・・・入力側＠回路 第２図
Claims (1)
- （１）複数のプロセッサモジュールと、 プロセッサモジュールの各々とパラレルポートのバスで
接続された２ポートの複数のローカルメモリと、 ローカルメモリとシリアルポートのバスで接続された２
ポートの入力ダブルバッファメモリと、ローカルメモリ
とシリアルポートのバスで接続された２ポートの出力ダ
ブルバッファメモリとを備えることを特徴とするビデオ
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133805A JP2767811B2 (ja) | 1988-05-31 | 1988-05-31 | ビデオデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133805A JP2767811B2 (ja) | 1988-05-31 | 1988-05-31 | ビデオデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303575A true JPH01303575A (ja) | 1989-12-07 |
| JP2767811B2 JP2767811B2 (ja) | 1998-06-18 |
Family
ID=15113448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133805A Expired - Lifetime JP2767811B2 (ja) | 1988-05-31 | 1988-05-31 | ビデオデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767811B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5953964A (ja) * | 1982-09-22 | 1984-03-28 | Hitachi Ltd | 並列画像プロセツサ |
| JPS6217873A (ja) * | 1985-07-17 | 1987-01-26 | Nec Corp | 画像処理方式 |
-
1988
- 1988-05-31 JP JP63133805A patent/JP2767811B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5953964A (ja) * | 1982-09-22 | 1984-03-28 | Hitachi Ltd | 並列画像プロセツサ |
| JPS6217873A (ja) * | 1985-07-17 | 1987-01-26 | Nec Corp | 画像処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767811B2 (ja) | 1998-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7328289B2 (en) | Communication between processors | |
| JPH01320564A (ja) | 並列処理装置 | |
| JPH01303575A (ja) | ビデオデータ処理装置 | |
| US6681273B1 (en) | High performance, variable data width FIFO buffer | |
| JPH05151769A (ja) | マルチポートメモリ | |
| JPH07182849A (ja) | Ｆｉｆｏメモリ | |
| WO2000062153A1 (en) | Divided buffer | |
| JPH0646413B2 (ja) | デ−タ処理プロセッサ | |
| JP2514473B2 (ja) | 並列処理装置 | |
| JPS60134956A (ja) | 情報処理システム | |
| JPH0371364A (ja) | プロセッサ | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPS61288261A (ja) | マルチプロセツサ・システム | |
| JPS62110697A (ja) | アドレス制御方式 | |
| JPH0120781B2 (ja) | ||
| JPH04319754A (ja) | データ転送方式 | |
| JPH03276344A (ja) | メモリヘのデータ書き込み方式 | |
| JPH0521262B2 (ja) | ||
| JPH04346155A (ja) | マルチプロセッサシステム | |
| JPH0660007A (ja) | 半導体記憶装置 | |
| JPS6383854A (ja) | デ−タ転送回路 | |
| JPH07129519A (ja) | デュアルｃｐｕシステム | |
| JPH03204755A (ja) | データ転送装置 | |
| JPH01233515A (ja) | 情報処理装置 | |
| JPS61292290A (ja) | 先入れ先出し記憶装置 |