JPH03276344A - メモリヘのデータ書き込み方式 - Google Patents
メモリヘのデータ書き込み方式Info
- Publication number
- JPH03276344A JPH03276344A JP7732490A JP7732490A JPH03276344A JP H03276344 A JPH03276344 A JP H03276344A JP 7732490 A JP7732490 A JP 7732490A JP 7732490 A JP7732490 A JP 7732490A JP H03276344 A JPH03276344 A JP H03276344A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- signal
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000008186 active pharmaceutical agent Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 101150017339 ABI5 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、マイクロプロセッサのメモリへのデータの書
き込み方式に関する。
き込み方式に関する。
〈従来の技術〉
従来、プログラマ−が、ビットのセット、リセット命令
を用いた場合には、マイクロプロセッサが、メモリへ１
ビツトのデータを書き込むことになるが、第６図に示さ
れるように、そのビットを含む１ワ一ド分のデータを、
メモリ２゜から−旦マイクロプロセッサ１０内に読み込
み、前記１ビツトのデータを置き換えた後に、１ワ一ド
分のデータをメモリ２゜に書き込んでいた。
を用いた場合には、マイクロプロセッサが、メモリへ１
ビツトのデータを書き込むことになるが、第６図に示さ
れるように、そのビットを含む１ワ一ド分のデータを、
メモリ２゜から−旦マイクロプロセッサ１０内に読み込
み、前記１ビツトのデータを置き換えた後に、１ワ一ド
分のデータをメモリ２゜に書き込んでいた。
すなわち、ワード単位で書き込み、あるいは、読み出し
を行っている。
を行っている。
〈発明が解決しようとする課題〉
このようにワード単位でメモリにデータを書き込む従来
例では、セットあるいはリセットしようとするビットを
含むワードのデータをメモリから読み出す必要があり、
この読み込み処理のために時間を必要とし、したがって
、ビットのセット、リセット命令の処理に時間を要する
ことになる。
例では、セットあるいはリセットしようとするビットを
含むワードのデータをメモリから読み出す必要があり、
この読み込み処理のために時間を必要とし、したがって
、ビットのセット、リセット命令の処理に時間を要する
ことになる。
また、プログラマ−が、ビットのセット、リセット命令
を用いる場合には、セットあるいはリセットをしようと
するビットのみか書き換えられて他のビットは何等の処
理もされていないと錯覚してしまうことが多い。
を用いる場合には、セットあるいはリセットをしようと
するビットのみか書き換えられて他のビットは何等の処
理もされていないと錯覚してしまうことが多い。
このため、例えば、２つのマイクロプロセッサＩａａ、
１．．ｂが、メモリ２゜ａを共有しており、同一のアド
レスのワードにビットのセット命令をほぼ同時にそれぞ
れ実行したような場合には、第７図に示されるように、
一方のマイクロプロセッサ１ｏａによっであるビットが
セットされたにも拘わらず、他方のマイクロプロセッサ
１．ｂによって他のビットがセットされることによって
一方のマイクロプロセッサ１゜ａでセットされた前記あ
るビットが元に戻ってしまうといった不具合が生じる場
合がある。
１．．ｂが、メモリ２゜ａを共有しており、同一のアド
レスのワードにビットのセット命令をほぼ同時にそれぞ
れ実行したような場合には、第７図に示されるように、
一方のマイクロプロセッサ１ｏａによっであるビットが
セットされたにも拘わらず、他方のマイクロプロセッサ
１．ｂによって他のビットがセットされることによって
一方のマイクロプロセッサ１゜ａでセットされた前記あ
るビットが元に戻ってしまうといった不具合が生じる場
合がある。
本発明は、上述の点に鑑みて為されたものであって、ビ
ットのセット、リセット命令の処理を高速化するととも
に、上述の不具合が生じないようにすることを目的とす
る。
ットのセット、リセット命令の処理を高速化するととも
に、上述の不具合が生じないようにすることを目的とす
る。
〈課題を解決するための手段〉
本発明では、上述の目的を達成するために、次のように
構成している。
構成している。
すなわち、本発明は、マイクロプロセッサのメモリへの
データの書き込み方式であって、前記マイクロプロセッ
サは、アドレス信号を出力するとともに、１ワードを構
成する複数のビットの内の任意のビットを指定する制御
信号を出力し、かつ前記任意のビットに対応するデータ
バスによってデータを転送し、前記メモリは、前記アド
レス信号および前記制御信号によって指定された前記任
意のビットに対応するメモリセルに、転送された前記デ
ータを書き込むようにしている。
データの書き込み方式であって、前記マイクロプロセッ
サは、アドレス信号を出力するとともに、１ワードを構
成する複数のビットの内の任意のビットを指定する制御
信号を出力し、かつ前記任意のビットに対応するデータ
バスによってデータを転送し、前記メモリは、前記アド
レス信号および前記制御信号によって指定された前記任
意のビットに対応するメモリセルに、転送された前記デ
ータを書き込むようにしている。
く作用〉
上記構成によれば、１ワードを構成する任意のビット単
位でデータをメモリに書き込むことが可能となり、した
がって、ビットのセット、リセット命令を用いる場合に
は、セットあるいはリセットしようとするビットを含む
ワードのデータを読み出す必要がなくなり、従来例に比
べて処理の高速化を図ることが可能となり、さらに、第
７図で説明したような不具合も解消されることになる。
位でデータをメモリに書き込むことが可能となり、した
がって、ビットのセット、リセット命令を用いる場合に
は、セットあるいはリセットしようとするビットを含む
ワードのデータを読み出す必要がなくなり、従来例に比
べて処理の高速化を図ることが可能となり、さらに、第
７図で説明したような不具合も解消されることになる。
〈実施例〉
以下、図面によって本発明の実施例について、詳細に説
明する。
明する。
第１図は、本発明の一実施例の概略構成図である。
同図において、ｌは８ビツトのマイクロプロセッサ、２
はメモリ、Ａ Ｂ ｏ〜ＡＢ、、は１６本のアドレスバ
ス、ＤＢ、〜Ｄ Ｂ 、は８本のデータバス、ＡＳはア
ドレスストローブ信号用のコントロールバス、ＤＳはデ
ータストローブ信号用のコントロールバス、Ｒ／Ｗはリ
ード／ライト切換信号用のコントロールバスであり、以
上のパスラインは、従来例と同様である。
はメモリ、Ａ Ｂ ｏ〜ＡＢ、、は１６本のアドレスバ
ス、ＤＢ、〜Ｄ Ｂ 、は８本のデータバス、ＡＳはア
ドレスストローブ信号用のコントロールバス、ＤＳはデ
ータストローブ信号用のコントロールバス、Ｒ／Ｗはリ
ード／ライト切換信号用のコントロールバスであり、以
上のパスラインは、従来例と同様である。
この実施例では、ビット単位でメモリ２にアクセスでき
るようにするために、ワードを構成する８ビツトの内の
任意のビットを指定するための８本のビットイネーブル
信号用のコントロールバスＢＥｏ〜ＢＥ、を設けている
。
るようにするために、ワードを構成する８ビツトの内の
任意のビットを指定するための８本のビットイネーブル
信号用のコントロールバスＢＥｏ〜ＢＥ、を設けている
。
第２図は、第１図の実施例のタイミングチャートであり
、同図（Ａ）はシステムクロック、同図（Ｂ）はアドレ
スバス（ＡＢｏ〜ＡＢＩ５）、同図（Ｃ）はアドレスス
トローブ信号（Ａｓ）、同図（Ｄ）はり−ド／ライト切
換信号（Ｒ／Ｗ） 、同図（Ｅ）は書き込みを行おうと
するビットに対応するビットイネーブル信号（ＢＥｘ）
、同図（Ｆ）はその他のビットに対応するビットイネー
ブル信号（ＢＥ）、同図（Ｇ）は書き込みを行おうとす
るビットに対応するデータバス（ＤＢＸ ） 、同図（
Ｈ）はその他のビットに対応するデータバス（ＤＢ）、
同図（１）はデーターストローブ信号（］）である。
、同図（Ａ）はシステムクロック、同図（Ｂ）はアドレ
スバス（ＡＢｏ〜ＡＢＩ５）、同図（Ｃ）はアドレスス
トローブ信号（Ａｓ）、同図（Ｄ）はり−ド／ライト切
換信号（Ｒ／Ｗ） 、同図（Ｅ）は書き込みを行おうと
するビットに対応するビットイネーブル信号（ＢＥｘ）
、同図（Ｆ）はその他のビットに対応するビットイネー
ブル信号（ＢＥ）、同図（Ｇ）は書き込みを行おうとす
るビットに対応するデータバス（ＤＢＸ ） 、同図（
Ｈ）はその他のビットに対応するデータバス（ＤＢ）、
同図（１）はデーターストローブ信号（］）である。
この実施例では、メモリ２にビット単位でデータを書き
込む場合には、次のようにして行われる。
込む場合には、次のようにして行われる。
先ス、マイクロプロセッサ■は、システムクロックＳ２
のタイミングでアドレス信号（ＡＢ０〜ＡＢＩりを出力
するとともに、リード／ライト切換信号（Ｒ／Ｗ）をラ
イト側へ切換え、同時に、書き込みを行おうとするビッ
トのビットイネーブル信号（ＢＥｘ ）のみをアクティ
ブにする。そして、システムクロックｓ３のタイミング
でアドレスストロープ信号（ＡＳ）をアクティブにする
。
のタイミングでアドレス信号（ＡＢ０〜ＡＢＩりを出力
するとともに、リード／ライト切換信号（Ｒ／Ｗ）をラ
イト側へ切換え、同時に、書き込みを行おうとするビッ
トのビットイネーブル信号（ＢＥｘ ）のみをアクティ
ブにする。そして、システムクロックｓ３のタイミング
でアドレスストロープ信号（ＡＳ）をアクティブにする
。
これによって、メモリ２側では、アドレス信号（ＡＢ
Ｏ−ＡＢ Ｉ ５）およびビットイネーブル信号（ＢＥ
ｘ ）によって、書き込みを行おうとするビットに対応
するメモリセルを判別し、データストローブ信号（ＤＳ
）がアクティブになったときに、このメモリセルに、前
記ビットに対応するデータバス（ＤＢｘ ）により−で
転送される書き込みデータを書き込むことになる。
Ｏ−ＡＢ Ｉ ５）およびビットイネーブル信号（ＢＥ
ｘ ）によって、書き込みを行おうとするビットに対応
するメモリセルを判別し、データストローブ信号（ＤＳ
）がアクティブになったときに、このメモリセルに、前
記ビットに対応するデータバス（ＤＢｘ ）により−で
転送される書き込みデータを書き込むことになる。
このようにして第３図に示されるように、メモリ２のあ
るアドレス（Ｘ番地）の任意のビットにデータを書き込
むことが可能となり、従来例のように、セットあるいは
リセットしようとするビットを含むワードのデータを一
旦読み出して処理するといった必要がなくなり、動作の
高速化を図ることができる。
るアドレス（Ｘ番地）の任意のビットにデータを書き込
むことが可能となり、従来例のように、セットあるいは
リセットしようとするビットを含むワードのデータを一
旦読み出して処理するといった必要がなくなり、動作の
高速化を図ることができる。
さらに、本発明によれば、２つのマイクロプロセッサｌ
ａ、Ｉｂが、メモリ２ａを共有しており、同一のアドレ
スのワードにビットのセット命令をほぼ同時にそれぞれ
実行した場合には、第４図に示されるように、一方のマ
イクロプロセッサｌａによってビットがセットされた後
に、他方のマイクロプロセッサ１ｂによってビットがセ
ットされても、第７図の従来例のように、一方のマイク
ロプロセッサによってセットされたビットが元に戻って
しまうといった不具合も生じることがない。
ａ、Ｉｂが、メモリ２ａを共有しており、同一のアドレ
スのワードにビットのセット命令をほぼ同時にそれぞれ
実行した場合には、第４図に示されるように、一方のマ
イクロプロセッサｌａによってビットがセットされた後
に、他方のマイクロプロセッサ１ｂによってビットがセ
ットされても、第７図の従来例のように、一方のマイク
ロプロセッサによってセットされたビットが元に戻って
しまうといった不具合も生じることがない。
なお、読み出しの場合にも、メモリ２の消費電力を低減
するために、上述の書き込みの場合と同様に、ビット単
位でデータの読み出しをできるようにしてもよい。
するために、上述の書き込みの場合と同様に、ビット単
位でデータの読み出しをできるようにしてもよい。
また、すべてのビットのビットイネーブル信号（ＢＥｏ
−ＢＥ７）をアクティブにすることによって、従来例と
同様のワード単位のアクセスもできることになり、さら
に、２ビツトや３ビツトなどのビット数でもアクセスす
ることができる。
−ＢＥ７）をアクティブにすることによって、従来例と
同様のワード単位のアクセスもできることになり、さら
に、２ビツトや３ビツトなどのビット数でもアクセスす
ることができる。
第５図は、本発明の他の実施例のタイミングチャートで
あり、この実施例では、データバス（ＤＢ、−ＤＢ？）
とビットイネーブル信号（ＢＥ、〜ＢＥ？）のコントロ
ールバスとを共用することによって、マイクロプロセッ
サおよびメモリの端子数の削減を図ったものである。
あり、この実施例では、データバス（ＤＢ、−ＤＢ？）
とビットイネーブル信号（ＢＥ、〜ＢＥ？）のコントロ
ールバスとを共用することによって、マイクロプロセッ
サおよびメモリの端子数の削減を図ったものである。
同図（Ａ）はシステムクロック、同図（Ｂ）はアドレス
バス（ＡＢ、−ＡＢ、Ｓ） 、同図（Ｃ）はアドレスお
よびビットイネーブル兼用のストローブ信号（Ａ−ＢＥ
Ｓ） 、同図（Ｄ）はり−ド／ライト切換信号（Ｒ／Ｗ
） 、同図（Ｅ）は書き込みを行おうとするビットに対
応するデータバス（ＤＢｘ）およびビットイネーブル信
号（ＢＥｘ ）共用のバス、同図（Ｐ）はその他のビッ
トに対応するデータバス（ＤＢ）およびビットイネーブ
ル信号（ＢＥ）共用のバス、同図（Ｇ）はデータストロ
ーブ信号（ＤＳ）である。
バス（ＡＢ、−ＡＢ、Ｓ） 、同図（Ｃ）はアドレスお
よびビットイネーブル兼用のストローブ信号（Ａ−ＢＥ
Ｓ） 、同図（Ｄ）はり−ド／ライト切換信号（Ｒ／Ｗ
） 、同図（Ｅ）は書き込みを行おうとするビットに対
応するデータバス（ＤＢｘ）およびビットイネーブル信
号（ＢＥｘ ）共用のバス、同図（Ｐ）はその他のビッ
トに対応するデータバス（ＤＢ）およびビットイネーブ
ル信号（ＢＥ）共用のバス、同図（Ｇ）はデータストロ
ーブ信号（ＤＳ）である。
この実施例では、メモリにビット単位でデータを書き込
む場合には、次のようにして行われる。
む場合には、次のようにして行われる。
先ず、マイクロプロセッサは、システムクロックＳ２の
タイミングでアドレス信号（ＡＢｏ〜ＡＢ、５）を出力
するとともに、リード／ライト切換信号（Ｒ／Ｗ）をラ
イト側へ切換え、同時に、書き込みを行おうとするビッ
トのビットイネーブル信号（ＢＥｘ ）のみをアクティ
ブする。そして、システムクロックＳ３のタイミングで
アドレスおよびビットイネーブル兼用のストローブ信号
（Ａ・ＢＥＳ）をアクティブにする。
タイミングでアドレス信号（ＡＢｏ〜ＡＢ、５）を出力
するとともに、リード／ライト切換信号（Ｒ／Ｗ）をラ
イト側へ切換え、同時に、書き込みを行おうとするビッ
トのビットイネーブル信号（ＢＥｘ ）のみをアクティ
ブする。そして、システムクロックＳ３のタイミングで
アドレスおよびビットイネーブル兼用のストローブ信号
（Ａ・ＢＥＳ）をアクティブにする。
これによって、メモリ側では、アドレス信号（ＡＢ、−
ＡＢ、５）およびビットイネーブル信号（ＢＥｘ）によ
って、書き込みを行おうとするビットに対応するメモリ
セルを判別し、データストローブ信号（ＤＳ）がアクテ
ィブになったときに、このメモリセルに、前記ビットに
対応するデータバス（ＤＢｘ ）によって転送される書
き込みデータを書き込むことになる。
ＡＢ、５）およびビットイネーブル信号（ＢＥｘ）によ
って、書き込みを行おうとするビットに対応するメモリ
セルを判別し、データストローブ信号（ＤＳ）がアクテ
ィブになったときに、このメモリセルに、前記ビットに
対応するデータバス（ＤＢｘ ）によって転送される書
き込みデータを書き込むことになる。
その他の構成は、上述の実施例と同様である。
〈発明の効果〉
以上のように本発明によれば、マイクロプロセッサは、
アドレス信号を出力するとともに、ｌワードを構成する
複数のビットの内の任意のビットを指定する制御信号を
出力し、かつ前記任意のビットに対応するデータバスに
よってデータを転送し、メモリは、前記アドレス信号お
よび前記制御信号によって指定された前記任意のビット
に対応するメモリセルに前記データを書き込むようにし
ているので、１ワードを構成する任意のビット単位でデ
ータをメモリに書き込むことが可能となり、したがって
、ビットのセット、リセット命令を用いる場合には、セ
ットあるいはリセットしようとするビットを含むワード
のデータを読み出す必要かなくなり、従来例に比べて処
理の高速化を図ることが可能となる。
アドレス信号を出力するとともに、ｌワードを構成する
複数のビットの内の任意のビットを指定する制御信号を
出力し、かつ前記任意のビットに対応するデータバスに
よってデータを転送し、メモリは、前記アドレス信号お
よび前記制御信号によって指定された前記任意のビット
に対応するメモリセルに前記データを書き込むようにし
ているので、１ワードを構成する任意のビット単位でデ
ータをメモリに書き込むことが可能となり、したがって
、ビットのセット、リセット命令を用いる場合には、セ
ットあるいはリセットしようとするビットを含むワード
のデータを読み出す必要かなくなり、従来例に比べて処
理の高速化を図ることが可能となる。
第１図は本発明の一実施例の概略構成図、第２図は第１
図の実施例のタイミングチャート、第３図は第１図の実
施例によるメモリへのデータの曹き込みを説明するため
の図、第４図は本発明による効果を説明するための図、
第５図は本発明の但の実施例のタイミングチャート、第
６図は従来例を説明するための図、第７図は従来例の問
題点を説明するための図である。 １・・・マイクロプロセッサ、２・・・メモリ。
図の実施例のタイミングチャート、第３図は第１図の実
施例によるメモリへのデータの曹き込みを説明するため
の図、第４図は本発明による効果を説明するための図、
第５図は本発明の但の実施例のタイミングチャート、第
６図は従来例を説明するための図、第７図は従来例の問
題点を説明するための図である。 １・・・マイクロプロセッサ、２・・・メモリ。
Claims (1)
- （１）マイクロプロセッサのメモリへのデータの書き込
み方式であって、 前記マイクロプロセッサは、アドレス信号を出力すると
ともに、１ワードを構成する複数のビットの内の任意の
ビットを指定する制御信号を出力し、かつ前記任意のビ
ットに対応するデータバスによってデータを転送し、 前記メモリは、前記アドレス信号および前記制御信号に
よって指定された前記任意のビットに対応するメモリセ
ルに、転送された前記データを書き込むことを特徴とす
るメモリへのデータ書き込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7732490A JPH03276344A (ja) | 1990-03-26 | 1990-03-26 | メモリヘのデータ書き込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7732490A JPH03276344A (ja) | 1990-03-26 | 1990-03-26 | メモリヘのデータ書き込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276344A true JPH03276344A (ja) | 1991-12-06 |
Family
ID=13630758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7732490A Pending JPH03276344A (ja) | 1990-03-26 | 1990-03-26 | メモリヘのデータ書き込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8923433B2 (en) | 1997-06-20 | 2014-12-30 | Massachusetts Institute Of Technology | Digital transmitter |
-
1990
- 1990-03-26 JP JP7732490A patent/JPH03276344A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8923433B2 (en) | 1997-06-20 | 2014-12-30 | Massachusetts Institute Of Technology | Digital transmitter |
| US8989303B2 (en) | 1997-06-20 | 2015-03-24 | Massachusetts Institute Of Technology | Digital transmitter |
| US9419824B2 (en) | 1997-06-20 | 2016-08-16 | Massachusetts Institute Of Technology | Digital transmitter |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01320564A (ja) | 並列処理装置 | |
| JPH03276344A (ja) | メモリヘのデータ書き込み方式 | |
| JPH01144287A (ja) | データ記憶装置 | |
| JPH0546527A (ja) | デユアルポートメモリ回路 | |
| JPH02132543A (ja) | 情報処理装置 | |
| JPS63142589A (ja) | 半導体メモリ | |
| JPH0353318A (ja) | ２ポートメモリ | |
| JPH04333950A (ja) | 情報処理システム | |
| JPH0580698B2 (ja) | ||
| JPH01194052A (ja) | ディジタル信号処理プロセッサのデータ入出力回路 | |
| JPS6361351A (ja) | デ−タ転送方法 | |
| JPS63307529A (ja) | 演算処理ユニット間の通信制御方式 | |
| JPH01287767A (ja) | Ｒａｍの制御回路 | |
| JPH02257241A (ja) | メモリアクセス競合改善方式 | |
| JPS5911425A (ja) | マイコン応用システムにおけるバス・コントロ−ル回路 | |
| JPS62296263A (ja) | デ−タ転送回路 | |
| JPS63244255A (ja) | マルチプロセツサシステム | |
| JPH04319754A (ja) | データ転送方式 | |
| JPH04361349A (ja) | 入出力制御装置 | |
| JPS61128342A (ja) | シリアルスキヤン制御方式 | |
| JPH0283900A (ja) | 半導体記憶装置 | |
| JPH0449459A (ja) | Ｄｍａ転送方法 | |
| JPH01233515A (ja) | 情報処理装置 | |
| JPH0294094A (ja) | データ記憶装置 | |
| JPS63206855A (ja) | デ−タ転送装置 |