JPS5911425A - マイコン応用システムにおけるバス・コントロ−ル回路 - Google Patents
マイコン応用システムにおけるバス・コントロ−ル回路Info
- Publication number
- JPS5911425A JPS5911425A JP12091182A JP12091182A JPS5911425A JP S5911425 A JPS5911425 A JP S5911425A JP 12091182 A JP12091182 A JP 12091182A JP 12091182 A JP12091182 A JP 12091182A JP S5911425 A JPS5911425 A JP S5911425A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- buses
- circuit
- data
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイコン応用システムに関し、特に多様なバス
利用が可能となるノぐス・コントロール回路に関する。
利用が可能となるノぐス・コントロール回路に関する。
従来、マイコン応用システムにおけるノくスは種々の装
置及び素子に固定的に配線されていた。したがって、シ
ステムの動作時に、動的にシステムを組み直すことがで
きないという欠点があった。
置及び素子に固定的に配線されていた。したがって、シ
ステムの動作時に、動的にシステムを組み直すことがで
きないという欠点があった。
又、大量のデータをマスクする必要がある場合、従来の
マイコン応用システムではマイク覧コンピュータによっ
て蓄積されたプログラムでソフト的に処理を行なってい
たので、長い処理時間を要した。
マイコン応用システムではマイク覧コンピュータによっ
て蓄積されたプログラムでソフト的に処理を行なってい
たので、長い処理時間を要した。
そこで本発明の目的は、マイコン応用システムのバスに
蓄積プログラム方式で制御されるスイッチ・マトリクス
を接続することにより前記欠点を解決し、システムを動
的に構成することを可能とし、又従来プログラムで処理
していたデータのマスク等の処理をハード的に行なうこ
とを可能とする回路を提供することKある。
蓄積プログラム方式で制御されるスイッチ・マトリクス
を接続することにより前記欠点を解決し、システムを動
的に構成することを可能とし、又従来プログラムで処理
していたデータのマスク等の処理をハード的に行なうこ
とを可能とする回路を提供することKある。
本発明によれば、マルチ・バスと、該マルチ・バスに接
続されているマトリクス轡スイッチト、該マトリクス・
スイッチをメモリに蓄積されたプログラムによシ制御を
行なう蓄積プログラム方式で制御するOPU回路と、マ
イコン応用システムの主OPU回路からのデータのマス
クを行なうマスキング回路とで構成されるバスφコント
ロール回路が得られる。
続されているマトリクス轡スイッチト、該マトリクス・
スイッチをメモリに蓄積されたプログラムによシ制御を
行なう蓄積プログラム方式で制御するOPU回路と、マ
イコン応用システムの主OPU回路からのデータのマス
クを行なうマスキング回路とで構成されるバスφコント
ロール回路が得られる。
次に本発明の実施例について図面を参照して説明する。
第1図において1,2.3はマトリクス・スイッチ、4
は本発明の回路を適用するマイコン応用システムの主O
PU部、5は主OPU部4が使用するリードオンリメモ
リー(ROM)及びランダムアクセスメモリー(RAM
)、6idマトリクススインチを制御するスイッチコン
トロールCPU部、7はスイッチコントロールCPU部
6を制御するデータの受渡しを行なうリードオンリーメ
モリー(ROM)及びランダムアクセスメモリー(RA
M)部、8はマスキング回路である。
は本発明の回路を適用するマイコン応用システムの主O
PU部、5は主OPU部4が使用するリードオンリメモ
リー(ROM)及びランダムアクセスメモリー(RAM
)、6idマトリクススインチを制御するスイッチコン
トロールCPU部、7はスイッチコントロールCPU部
6を制御するデータの受渡しを行なうリードオンリーメ
モリー(ROM)及びランダムアクセスメモリー(RA
M)部、8はマスキング回路である。
主OPU部4は、通常データ及びアドレスバス3に接続
されている部分にのみアクセスできるが、主OPU部4
がROM及びRAMを有する回路7からの制御データが
アクセスされるスイッチコントロールCPU部6を制御
し、マトリクススイッチ2とマトリクススイッチ3の間
で接続をおこなうことにより、データ及びアドレスバス
2とデータ及びアドレスバス3が接続され、主OPU部
4からの信号をデータ及びアドレスバス2及び3に接続
されている回路にアクセスすることができる。
されている部分にのみアクセスできるが、主OPU部4
がROM及びRAMを有する回路7からの制御データが
アクセスされるスイッチコントロールCPU部6を制御
し、マトリクススイッチ2とマトリクススイッチ3の間
で接続をおこなうことにより、データ及びアドレスバス
2とデータ及びアドレスバス3が接続され、主OPU部
4からの信号をデータ及びアドレスバス2及び3に接続
されている回路にアクセスすることができる。
又、主OPU部4が該スイッチコントロールCPU部6
を制御し、マトリクススイッチ1とマトリクススイッチ
2の間で接続をおこなうことにより、データ及びアドレ
スバス1及び2が接続され、マトリクススイッチ3によ
シデータ&アドレス・バス3が他のバスと切り離される
よう制御することKより、データ及びアドレスバス3に
接続されている主装置CPU部4がデータ処理をしてい
る間(こデータ及びアドレスバス1および2に接続され
ている部分はバスを自由に使用することができる。
を制御し、マトリクススイッチ1とマトリクススイッチ
2の間で接続をおこなうことにより、データ及びアドレ
スバス1及び2が接続され、マトリクススイッチ3によ
シデータ&アドレス・バス3が他のバスと切り離される
よう制御することKより、データ及びアドレスバス3に
接続されている主装置CPU部4がデータ処理をしてい
る間(こデータ及びアドレスバス1および2に接続され
ている部分はバスを自由に使用することができる。
第2図は第1図に示したマスキング回路8のよシ詳しい
回路図で、工10ボート9がバス・バッファ10を介し
てマトリクススイッチ部に接続されておシ、スイッチコ
ントロールCPU部6によりI10ボート9にマスクデ
ータを書き込み、同時にマトリクススイッチ3によりI
10ボート9と、スイッチコントロールCPU部6の指
定したデータ及びアドレス・バス3のデータビットバス
とを接続する。さらに主OPU部4のデータ転送のタイ
ミングに合わせて、スイッチコントロールOP U部6
がマスキング回路8のマスクコントロール線11を介し
てバスバッファ部10を制御することKよシ、主OPU
部4から転送されるデータにマスクを施こすことができ
る。
回路図で、工10ボート9がバス・バッファ10を介し
てマトリクススイッチ部に接続されておシ、スイッチコ
ントロールCPU部6によりI10ボート9にマスクデ
ータを書き込み、同時にマトリクススイッチ3によりI
10ボート9と、スイッチコントロールCPU部6の指
定したデータ及びアドレス・バス3のデータビットバス
とを接続する。さらに主OPU部4のデータ転送のタイ
ミングに合わせて、スイッチコントロールOP U部6
がマスキング回路8のマスクコントロール線11を介し
てバスバッファ部10を制御することKよシ、主OPU
部4から転送されるデータにマスクを施こすことができ
る。
本発明は以上説明したように、マイコン応用システムの
バスにマトリクススイッチを導入することによシ、動的
にシステム構成を変化させることができる。
バスにマトリクススイッチを導入することによシ、動的
にシステム構成を変化させることができる。
第1図は本発明の一実施例のブロック図、第2図は第1
図のマスキング回路を詳細に示した図である。 1.2.3・・・・・・マトリクススイッチ、4・・・
・・・主OPU部、5,7・・・・・・リードオンリー
メモリ及びランダムアゲセスメモリ、6°°゛°°・ス
イッチコントロールCPU部、8・・・・・・マスキン
グ回路、9・・・・・・インプット・アウトプットボー
ト、10・・・・・・バス畳バッファ部、11゛°゛°
°マスクコントロール線。
図のマスキング回路を詳細に示した図である。 1.2.3・・・・・・マトリクススイッチ、4・・・
・・・主OPU部、5,7・・・・・・リードオンリー
メモリ及びランダムアゲセスメモリ、6°°゛°°・ス
イッチコントロールCPU部、8・・・・・・マスキン
グ回路、9・・・・・・インプット・アウトプットボー
ト、10・・・・・・バス畳バッファ部、11゛°゛°
°マスクコントロール線。
Claims (1)
- マイコン応用システムにおいて、マルチ・/くスと、該
マルチ・バスと接続されているマトリクススイッチと、
該マトリクス・スイッチをメモ1)に蓄積きれたプログ
ラムにより制御を行匁う蓄積プログラム方式で制御する
OPU回路と、マイコン応用システムの主OPU回路か
らのデータのマスクを行なうマスキング回路とを含むノ
くス・コントロール回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12091182A JPS5911425A (ja) | 1982-07-12 | 1982-07-12 | マイコン応用システムにおけるバス・コントロ−ル回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12091182A JPS5911425A (ja) | 1982-07-12 | 1982-07-12 | マイコン応用システムにおけるバス・コントロ−ル回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5911425A true JPS5911425A (ja) | 1984-01-21 |
Family
ID=14798041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12091182A Pending JPS5911425A (ja) | 1982-07-12 | 1982-07-12 | マイコン応用システムにおけるバス・コントロ−ル回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5911425A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5417589A (en) * | 1993-01-21 | 1995-05-23 | Sumitomo Wiring Systems, Ltd | Linked electrical connectors |
-
1982
- 1982-07-12 JP JP12091182A patent/JPS5911425A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5417589A (en) * | 1993-01-21 | 1995-05-23 | Sumitomo Wiring Systems, Ltd | Linked electrical connectors |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2886856B2 (ja) | 二重化バス接続方式 | |
JPS61202269A (ja) | デ−タ処理システム | |
JPS5911425A (ja) | マイコン応用システムにおけるバス・コントロ−ル回路 | |
JPS58211232A (ja) | マイクロコンピユ−タ出力回路 | |
JPH01258163A (ja) | ダイレクトメモリアクセス制御装置 | |
JP2612715B2 (ja) | アドレスバス制御装置 | |
JPS62127962A (ja) | マイクロコンピユ−タ | |
JP2554423Y2 (ja) | メモリ制御装置 | |
JPH064469A (ja) | 入出力装置制御方式 | |
JPH07160655A (ja) | メモリアクセス方式 | |
JPH0642229B2 (ja) | 情報処理装置 | |
JPS6386054A (ja) | メモリ方式 | |
JPH01266651A (ja) | 半導体メモリ装置 | |
JPH0261749A (ja) | データ転送装置 | |
JPH0567038A (ja) | メモリデータ転送方式 | |
JPS62186344A (ja) | アドレス・マツプド・レジスタ | |
JPH02171949A (ja) | Dma転送方式 | |
JPH03220683A (ja) | マイクロコンピュータ | |
JPS61251943A (ja) | デ−タ処理装置 | |
JPH04357548A (ja) | マルチプロセッサ | |
JPH02219105A (ja) | プログラマブルコントローラ | |
JPS60112162A (ja) | デユアルポ−トメモリ制御方式 | |
JPS63279359A (ja) | マルチcpuのデ−タ受け渡し装置 | |
JPH0247751A (ja) | チャネル制御方式 | |
JPH0575139B2 (ja) |