JPS60112162A - デユアルポ−トメモリ制御方式 - Google Patents
デユアルポ−トメモリ制御方式Info
- Publication number
- JPS60112162A JPS60112162A JP58220282A JP22028283A JPS60112162A JP S60112162 A JPS60112162 A JP S60112162A JP 58220282 A JP58220282 A JP 58220282A JP 22028283 A JP22028283 A JP 22028283A JP S60112162 A JPS60112162 A JP S60112162A
- Authority
- JP
- Japan
- Prior art keywords
- access
- dual port
- port memory
- signal
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、システムバス側と内部バス側の双方からアク
セス可能なデュアルポートメモリを備えたデータ処理シ
ステムにおりるデュアルボー１−メモリ制御方式に関す
るものである。
セス可能なデュアルポートメモリを備えたデータ処理シ
ステムにおりるデュアルボー１−メモリ制御方式に関す
るものである。
従来技術とその問題点
データ処理システムは、一般に、データ処理装置やデー
タ入出力装置等データ授受機能を有する装置がシステム
バスを介して複数台接続されているが、これらデータ授
受機能を有する装置の少なくとも一つがシステムハス側
と自装置の内部ハス４１１１＋から選択的にアクセス可
能なデュアルポートメモリを備える場合がある。このよ
うなシステムにおいては、システムハス側からのメモリ
アクセスと内部バス側からのメモリアクセスとを選択的
に制御するための合理的なアクセス１ｔｉ１ｊ御方式が
必要になる。
タ入出力装置等データ授受機能を有する装置がシステム
バスを介して複数台接続されているが、これらデータ授
受機能を有する装置の少なくとも一つがシステムハス側
と自装置の内部ハス４１１１＋から選択的にアクセス可
能なデュアルポートメモリを備える場合がある。このよ
うなシステムにおいては、システムハス側からのメモリ
アクセスと内部バス側からのメモリアクセスとを選択的
に制御するための合理的なアクセス１ｔｉ１ｊ御方式が
必要になる。
この種の従来システムは、第１図の構成ブロック図に示
すように、データ処理装置や入出力装置等のデータ授受
機能を有する装置１．２及び３がシステムバス４を介し
て接続され、これら装置のうらの少なくとも１台（この
例では装置１）がシステムバス４と内部バス５゛の双方
からアクセス可能なデュアルポートメモリ６、これに対
するアクセスを制御するメモリ・アクセス制御回路７及
び一般的にはＣＰＵ８を備えている。メモリアクセス制
御回路７ば、デュアルボーｌ−メモリ６に対し独立に発
生ずる内部ハス５側からのアクセス要求ａとシステムハ
ス４側からのアクセス要求すに基づきデュアルポートノ
ーＥす６にアクセス信号を出力することによりメモリア
クセス制御を行う。
すように、データ処理装置や入出力装置等のデータ授受
機能を有する装置１．２及び３がシステムバス４を介し
て接続され、これら装置のうらの少なくとも１台（この
例では装置１）がシステムバス４と内部バス５゛の双方
からアクセス可能なデュアルポートメモリ６、これに対
するアクセスを制御するメモリ・アクセス制御回路７及
び一般的にはＣＰＵ８を備えている。メモリアクセス制
御回路７ば、デュアルボーｌ−メモリ６に対し独立に発
生ずる内部ハス５側からのアクセス要求ａとシステムハ
ス４側からのアクセス要求すに基づきデュアルポートノ
ーＥす６にアクセス信号を出力することによりメモリア
クセス制御を行う。
このメモリアクセス制御を第２図の波形図によって説明
する。（Ａ）に示すように両側のメモリアクセス要求が
衝突しない場合、システムバス４から℃アクセス可能求
すによりαとＴの期間ばデュアルボーｉ・メモリ６がＣ
）） Ｕ ８によって専有され、一方内部ハス５からの
アクセス要求ａによりβの期間ばデュアルポートメモリ
６が装置２又は３によって専有される。また（Ｂ）に示
すように、アクセス要求ａとｂとがｆｆｉ突した場合、
先にアクセス要求を出した側のアクセスが終了するまで
遅れてアクセス要求を出した側のアクセスが待たされる
。
する。（Ａ）に示すように両側のメモリアクセス要求が
衝突しない場合、システムバス４から℃アクセス可能求
すによりαとＴの期間ばデュアルボーｉ・メモリ６がＣ
）） Ｕ ８によって専有され、一方内部ハス５からの
アクセス要求ａによりβの期間ばデュアルポートメモリ
６が装置２又は３によって専有される。また（Ｂ）に示
すように、アクセス要求ａとｂとがｆｆｉ突した場合、
先にアクセス要求を出した側のアクセスが終了するまで
遅れてアクセス要求を出した側のアクセスが待たされる
。
しかしながら、上述の単純なアクセス制御方式では、ソ
フトウェアによる資源管理を正常に行えない場合もある
。例えば、デュアルポートメモリ６内のある領域を一つ
の資源とみなし、その先頭アドレスに当該資源の使用の
可否を表示するフラグを立てて資源使用の排他制御を行
う場合を想定する。装置２又は３は、上述の資源を使用
する際に、まずその使用の可否を知るために共通ハス６
側からデュアルポートメモリ６をアクセスして上述のフ
ラグを読出ず（第２図（Δ）の期間α）。
フトウェアによる資源管理を正常に行えない場合もある
。例えば、デュアルポートメモリ６内のある領域を一つ
の資源とみなし、その先頭アドレスに当該資源の使用の
可否を表示するフラグを立てて資源使用の排他制御を行
う場合を想定する。装置２又は３は、上述の資源を使用
する際に、まずその使用の可否を知るために共通ハス６
側からデュアルポートメモリ６をアクセスして上述のフ
ラグを読出ず（第２図（Δ）の期間α）。
引き続き、読出したフラグを判定し、資源の使用が可能
であれば、他の装置３又は２及び１に対してその使用を
禁止するためにフラグを変更して（同図の期間β）、こ
の変更したフラグをデュアルポートメモリ６に書込む（
同図の期間γ）ことになる。しかしながら、フラグの変
更が行われていないβの期間にｃｐｕｓか内部ハス５を
介してこ ′のフラグを読出すと、ＣＰＵ８に対しても
同一の省伽が使用可能となり、排他制御がうまく行われ
ないことになる。そこで従来は、デュアルポートメモリ
６をアクセスした装置２又は３がハスビジー信号ｄ （
第１図）を消滅させるごとによりバス使用権を放棄する
まで、他の装置によるデュアルボーＩ・メモリ６へのア
クセスを禁止する方式を採用することにより、上述の問
題を解決してぎた。
であれば、他の装置３又は２及び１に対してその使用を
禁止するためにフラグを変更して（同図の期間β）、こ
の変更したフラグをデュアルポートメモリ６に書込む（
同図の期間γ）ことになる。しかしながら、フラグの変
更が行われていないβの期間にｃｐｕｓか内部ハス５を
介してこ ′のフラグを読出すと、ＣＰＵ８に対しても
同一の省伽が使用可能となり、排他制御がうまく行われ
ないことになる。そこで従来は、デュアルポートメモリ
６をアクセスした装置２又は３がハスビジー信号ｄ （
第１図）を消滅させるごとによりバス使用権を放棄する
まで、他の装置によるデュアルボーＩ・メモリ６へのア
クセスを禁止する方式を採用することにより、上述の問
題を解決してぎた。
しかしながら、ごの従来方式によれは、デュアルボー１
−メモリ６からデータを読出した装置２又は３がこのデ
ータをそのままあるいは変更して他の装置に転送する場
合、ＣＰＵ８からテプ、アルボー１−メモリ６へのアク
セスか可能であるにもかかわらず、上記データの転送が
終了するまでデュアルボー１−メモリ６へのアクセスか
一律に禁止されることになり、ＣＩ）ＬＪ８の処理機ｆ
＋ｈが低Ｔしてしまうと言う問題がある。
−メモリ６からデータを読出した装置２又は３がこのデ
ータをそのままあるいは変更して他の装置に転送する場
合、ＣＰＵ８からテプ、アルボー１−メモリ６へのアク
セスか可能であるにもかかわらず、上記データの転送が
終了するまでデュアルボー１−メモリ６へのアクセスか
一律に禁止されることになり、ＣＩ）ＬＪ８の処理機ｆ
＋ｈが低Ｔしてしまうと言う問題がある。
発明の目的
本発明は」二記従来の問題点に鑑めでなされたものであ
り、その目的は、内Ｒ１１ハス（則からのアクセス機能
を低下させることのない合理的なアクセス制御方式を提
供することにある。
り、その目的は、内Ｒ１１ハス（則からのアクセス機能
を低下させることのない合理的なアクセス制御方式を提
供することにある。
発明の要点
上記目的を達成する本発明は、メモリアクセス制御回路
が、システムバスのハスビジー信号が消滅するか又は該
システムハスを介して自己のデｊ−アルポートメモリ以
外の箇所へのデータ転送が行われたことを検出するまで
、自己の内部）＼スからのデュアルポートメモリにり・
１するアクセスを禁＋Ｊ：するように構成されている。
が、システムバスのハスビジー信号が消滅するか又は該
システムハスを介して自己のデｊ−アルポートメモリ以
外の箇所へのデータ転送が行われたことを検出するまで
、自己の内部）＼スからのデュアルポートメモリにり・
１するアクセスを禁＋Ｊ：するように構成されている。
以下１本発明のさらに詳“細を実施例により説明する。
発明の実施例
第３図は本発明の一実施例が適用されるシステムの構成
ブロック図であり、第１図と同一の構成要素には同一の
参照符号がイ〈ｊ′、されている。本実施例は、システ
ムハス４上のデータ転送信号ｅをメモリアクセス制御回
路７に結合さ−ｌている点を除き第１図示の従来システ
ムと同一である。
ブロック図であり、第１図と同一の構成要素には同一の
参照符号がイ〈ｊ′、されている。本実施例は、システ
ムハス４上のデータ転送信号ｅをメモリアクセス制御回
路７に結合さ−ｌている点を除き第１図示の従来システ
ムと同一である。
第４図は、第３図示のメモリアクセス制御回路７の構成
の一例を示すブロック図であり、１０はアクセス信号発
生回路、１１は１７Ｓフリップフロップ十斗、１２はオ
アゲー１−，１３はアントゲ−Ｉ−、１４，１５はイー
ンハータである。
の一例を示すブロック図であり、１０はアクセス信号発
生回路、１１は１７Ｓフリップフロップ十斗、１２はオ
アゲー１−，１３はアントゲ−Ｉ−、１４，１５はイー
ンハータである。
第５図は、第４図示のメモリアクセス制御回路７の動作
を説明するノこめの波形図である。
を説明するノこめの波形図である。
以下第３図乃至第５図を参照して本発明の一実施例を説
明する。
明する。
萌刻ＬＯにおいて、装置２又は３からデュアルポートメ
モリ６に刻するアクセス要求信号すがシステムバス４上
に出力されると、ＲＳフリップフロップ１１がセットさ
れ、そのＱ端子からアクセス信号発生回路１０に連なる
信号ｆがハイになる。アクセス信号発生回１？Ｐｉ１０
は、この信号ｆがハイになっている期間、システムハス
４からの７クセス要求すと内部ハス５からのアクセス要
求ａのうち前者のみを受りイ」りる。従ってアクセス信
号発生回路１０は、受はイτＪげたアクセス要求信％
ｂに基づきデュアルポートメモリ６に連なるアクセス信
号Ｃをハイにすると共に、その後にハイとなった内部バ
ス５側からのアクセス要求ａを無視ｊる。またアクセス
要求信号すがし１−となっても。
モリ６に刻するアクセス要求信号すがシステムバス４上
に出力されると、ＲＳフリップフロップ１１がセットさ
れ、そのＱ端子からアクセス信号発生回路１０に連なる
信号ｆがハイになる。アクセス信号発生回１？Ｐｉ１０
は、この信号ｆがハイになっている期間、システムハス
４からの７クセス要求すと内部ハス５からのアクセス要
求ａのうち前者のみを受りイ」りる。従ってアクセス信
号発生回路１０は、受はイτＪげたアクセス要求信％
ｂに基づきデュアルポートメモリ６に連なるアクセス信
号Ｃをハイにすると共に、その後にハイとなった内部バ
ス５側からのアクセス要求ａを無視ｊる。またアクセス
要求信号すがし１−となっても。
ＲＳフリップフロップ１１のリセット入力端子Ｒに入力
する信号がハイにならない限り、信号ｆばハーイに保た
れる。
する信号がハイにならない限り、信号ｆばハーイに保た
れる。
ＲＳソリツブフロップ１１のリセット入力端子Ｒに入力
する信号がハイになるには、即ち内部ハス５からのメモ
リアクセスが可ｆｊヒとなるには、オアゲート１２の２
人力のうら少なくとも一方がハイにならなりればならな
い。この条イ１１は、第１にデュアルポートメモリ６を
アクセスした装置２又は３がハス使用権を放棄するごと
によりハスビジー信号ｄがローになった場合、第２にア
ントゲ−１−１３の出力がハイになった場合に達成され
る。
する信号がハイになるには、即ち内部ハス５からのメモ
リアクセスが可ｆｊヒとなるには、オアゲート１２の２
人力のうら少なくとも一方がハイにならなりればならな
い。この条イ１１は、第１にデュアルポートメモリ６を
アクセスした装置２又は３がハス使用権を放棄するごと
によりハスビジー信号ｄがローになった場合、第２にア
ントゲ−１−１３の出力がハイになった場合に達成され
る。
この第２の条件は本発明に特有の条件であり、システム
ハス４上のデータ転送信号ｅがハイであるにもかかわら
ず、デュアルポートメモリ６に対するアクセス要求がな
されていない場合に該当する。即ち、この場合、前述し
たようなデュアルポートメモリ６から読出したフラグを
変更した後のデュアルポートメモリ６への書込みではな
く、他の装置への転送と石像すことができるから、この
第２の条件を検出した時点で内部バス５からのデュアル
ポートメモリ６へのアクセスを解除しようというもので
ある。即ぢ２本発明では、システムバスを介して自己の
デュアルボー１−メモリ６以外の箇所へのデータ転送が
行われたことを検出した時点で、内部ハス５からのアク
セス禁止を解除するように構成され−ζいる。
ハス４上のデータ転送信号ｅがハイであるにもかかわら
ず、デュアルポートメモリ６に対するアクセス要求がな
されていない場合に該当する。即ち、この場合、前述し
たようなデュアルポートメモリ６から読出したフラグを
変更した後のデュアルポートメモリ６への書込みではな
く、他の装置への転送と石像すことができるから、この
第２の条件を検出した時点で内部バス５からのデュアル
ポートメモリ６へのアクセスを解除しようというもので
ある。即ぢ２本発明では、システムバスを介して自己の
デュアルボー１−メモリ６以外の箇所へのデータ転送が
行われたことを検出した時点で、内部ハス５からのアク
セス禁止を解除するように構成され−ζいる。
この条件は種々の方法により検出できるが、上記実施例
の方法によれば、システムに新たな信号をなんら追加す
ることなく既存の信号の力を使用するごとにより上記の
条件を検出できるという利点がある。
の方法によれば、システムに新たな信号をなんら追加す
ることなく既存の信号の力を使用するごとにより上記の
条件を検出できるという利点がある。
発明の詳細
な説明したように５本発明は、アクセス制御回路が５
システムハスのハスビジー信号が消滅した場合たりてな
く、システムハスを介して自己のデュアルボーｌ−メモ
リ以外の箇所へのデータ転送が行われたことを検出した
場合にも、自己の内部バスからのアクセスの禁止を）Ｗ
除するように構成されているので、内部バス側からのア
クセス可能時間が従来例に比較して大幅に伸張され、自
己のＣＰＵの処理能力が極めて向上するという利点があ
る。
システムハスのハスビジー信号が消滅した場合たりてな
く、システムハスを介して自己のデュアルボーｌ−メモ
リ以外の箇所へのデータ転送が行われたことを検出した
場合にも、自己の内部バスからのアクセスの禁止を）Ｗ
除するように構成されているので、内部バス側からのア
クセス可能時間が従来例に比較して大幅に伸張され、自
己のＣＰＵの処理能力が極めて向上するという利点があ
る。
第１図は従来方式が適用されるシステムの構成ブロック
図、第２図は従来方式の軌作を説明するための波形図、
第一３図及び第４図は本発明の一実施例が適用されるシ
ステムの構成ブロック図、第５図は上記一実施例の方式
の動作を説明するための波形図である。 １．２．３・・データ授受装置、４・・システムハス、
５・・内部ハス、Ｇ・・デュアルポートメモリ、７・・
メモリアクセス制御回路、１０・・アクセス信号発生回
路、１１・・ＲＳフリップフロップ。ａ、ｂ・・アクセ
ス要求、Ｃ・・アクセス信号、ｄ・・バスビジー信号、
ｅ・・データ転送信号。 特許出願人 富士電機製造株式会社（外１名）代 理
人 弁理士 玉蟲久五部（外１名）第３図 第４図 ｄ ｅ 第５図 −Ｆ
図、第２図は従来方式の軌作を説明するための波形図、
第一３図及び第４図は本発明の一実施例が適用されるシ
ステムの構成ブロック図、第５図は上記一実施例の方式
の動作を説明するための波形図である。 １．２．３・・データ授受装置、４・・システムハス、
５・・内部ハス、Ｇ・・デュアルポートメモリ、７・・
メモリアクセス制御回路、１０・・アクセス信号発生回
路、１１・・ＲＳフリップフロップ。ａ、ｂ・・アクセ
ス要求、Ｃ・・アクセス信号、ｄ・・バスビジー信号、
ｅ・・データ転送信号。 特許出願人 富士電機製造株式会社（外１名）代 理
人 弁理士 玉蟲久五部（外１名）第３図 第４図 ｄ ｅ 第５図 −Ｆ
Claims (1)
- 【特許請求の範囲】 データ授受機能を有する装置がシステムバスを介して複
数台接続され、該データ授受機能を有する装置のうち少
なくとも一つが前記システムノくス及び内部バスを介し
て選択的にアクセスされるデュアルポートメモリ及び該
デュアルポートメモリへのアクセスを制御するアクセス
制御回路を備えたデータ処理システムにおいて。 前記アクセス制御回路は、前記システムハス側を介して
自己のデュアルポートメモリ以外の箇所へのデータ転送
が行われたことを検出するまで。 自己の内部ハスからのデュアルポートメモリに対するア
クセスを禁止することを特徴とするデュアルポートメモ
リ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220282A JPS60112162A (ja) | 1983-11-21 | 1983-11-21 | デユアルポ−トメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220282A JPS60112162A (ja) | 1983-11-21 | 1983-11-21 | デユアルポ−トメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60112162A true JPS60112162A (ja) | 1985-06-18 |
| JPH0351018B2 JPH0351018B2 (ja) | 1991-08-05 |
Family
ID=16748723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220282A Granted JPS60112162A (ja) | 1983-11-21 | 1983-11-21 | デユアルポ−トメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618122U (ja) * | 1992-08-20 | 1994-03-08 | 株式会社大井製作所 | 車両用パーキングブレーキのケーブルコネクタ装置 |
-
1983
- 1983-11-21 JP JP58220282A patent/JPS60112162A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618122U (ja) * | 1992-08-20 | 1994-03-08 | 株式会社大井製作所 | 車両用パーキングブレーキのケーブルコネクタ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351018B2 (ja) | 1991-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040019722A1 (en) | Method and apparatus for multi-core on-chip semaphore | |
| JPS60112162A (ja) | デユアルポ−トメモリ制御方式 | |
| JPH05257903A (ja) | マルチプロセッサシステム | |
| JPH0351017B2 (ja) | ||
| JP2837698B2 (ja) | ダイレクト・メモリ・アクセス制御装置 | |
| JPS59231952A (ja) | マルチプロセツサ間通信制御方式 | |
| JPS635456A (ja) | マイクロプロセツサシステム | |
| JP3206013B2 (ja) | ダイレクト・メモリ・アクセス転送制御装置 | |
| JPH04545A (ja) | 通信制御回路 | |
| JPH036762A (ja) | イメージメモリのダイレクトアクセス方法 | |
| JPS63191398A (ja) | 情報処理装置 | |
| JPH0764849A (ja) | プロセッサの共有メモリ制御装置 | |
| JPH02304669A (ja) | 二重化制御装置 | |
| JPS6048566A (ja) | メモリバスアクセス方式 | |
| JPH04260958A (ja) | マイクロコンピュータ | |
| JPH0434187B2 (ja) | ||
| JPS6095672A (ja) | バスの優先度制御方式 | |
| JPS61109167A (ja) | マルチμＣＰＵ制御方式 | |
| JPS61165172A (ja) | メモリアクセス制御方式 | |
| JPH0573484A (ja) | 情報処理システム | |
| JPS6097445A (ja) | デ−タ処理装置 | |
| JPH04359353A (ja) | バス制御装置 | |
| JPH0476152B2 (ja) | ||
| JPH03109660A (ja) | デュアルバスシステムに於けるメモリアクセス制御方式 | |
| JP2002259328A (ja) | バス調停システム及びこのシステムにおけるバスマスタとなる装置の中断処理方法 |