JPH0351018B2 - - Google Patents
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- Publication number
- JPH0351018B2 JPH0351018B2 JP58220282A JP22028283A JPH0351018B2 JP H0351018 B2 JPH0351018 B2 JP H0351018B2 JP 58220282 A JP58220282 A JP 58220282A JP 22028283 A JP22028283 A JP 22028283A JP H0351018 B2 JPH0351018 B2 JP H0351018B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- system bus
- port memory
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000009977 dual effect Effects 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、システムバス側と内部バス側の双方
からアクセス可能なデユアルポートメモリを備え
たデータ処理システムにおけるデユアルポートメ
モリ制御方式に関するものである。
からアクセス可能なデユアルポートメモリを備え
たデータ処理システムにおけるデユアルポートメ
モリ制御方式に関するものである。
従来技術とその問題点
データ処理システムは、一般に、データ処理装
置やデータ入出力装置等データ授受機能を有する
装置がシステムバスを介して複数台接続されてい
るが、これらデータ授受機能を有する装置の少な
くとも一つがシステムバス側と自装置の内部バス
側から選択的にアクセス可能なデユアルポートメ
モリを備える場合がある。このようなシステムに
おいては、システムバス側からのメモリアクセス
と内部バス側からのメモリアクセスとを選択的に
制御するための合理的なアクセス制御方式が必要
になる。
置やデータ入出力装置等データ授受機能を有する
装置がシステムバスを介して複数台接続されてい
るが、これらデータ授受機能を有する装置の少な
くとも一つがシステムバス側と自装置の内部バス
側から選択的にアクセス可能なデユアルポートメ
モリを備える場合がある。このようなシステムに
おいては、システムバス側からのメモリアクセス
と内部バス側からのメモリアクセスとを選択的に
制御するための合理的なアクセス制御方式が必要
になる。
この種の従来システムは、第１図の構成ブロツ
ク図に示すように、データ処理装置や入出力装置
等のデータ授受機能を有する装置１，２及び３が
システムバス４を介して接続され、これら装置の
うちの少なくとも１台（この例では装置１）がシ
ステムバス４と内部バス５の双方からアクセス可
能なデユアルポートメモリ６、これに対するアク
セスを制御するメモリアクセス制御回路７及び一
般的にはCPU８を備えている。メモリアクセス
制御回路７は、デユアルポートメモリ６に対し独
立に発生する内部バス５側からのアクセス要求ａ
とシステムバス４側からのアクセス要求ｂに基づ
きデユアルポートメモリ６にアクセス信号を出力
することによりメモリアクセス制御を行う。
ク図に示すように、データ処理装置や入出力装置
等のデータ授受機能を有する装置１，２及び３が
システムバス４を介して接続され、これら装置の
うちの少なくとも１台（この例では装置１）がシ
ステムバス４と内部バス５の双方からアクセス可
能なデユアルポートメモリ６、これに対するアク
セスを制御するメモリアクセス制御回路７及び一
般的にはCPU８を備えている。メモリアクセス
制御回路７は、デユアルポートメモリ６に対し独
立に発生する内部バス５側からのアクセス要求ａ
とシステムバス４側からのアクセス要求ｂに基づ
きデユアルポートメモリ６にアクセス信号を出力
することによりメモリアクセス制御を行う。
このメモリアクセス制御を第２図の波形図によ
つて説明する。Ａに示すように両側のメモリアク
セス要求が衝突しない場合、システムバス４から
のアクセス要求ｂによりαとγの期間はデユアル
ポートメモリ６がCPU８によつて専有され、一
方内部バス５からのアクセス要求ａによりβの期
間はデユアルポートメモリ６が装置２又は３によ
つて専有される。またＢに示すように、アクセス
要求ａとｂとが衝突した場合、先にアクセス要求
を出した側のアクセスが終了するまで遅れてアク
セス要求を出した側のアクセスが待たされる。
つて説明する。Ａに示すように両側のメモリアク
セス要求が衝突しない場合、システムバス４から
のアクセス要求ｂによりαとγの期間はデユアル
ポートメモリ６がCPU８によつて専有され、一
方内部バス５からのアクセス要求ａによりβの期
間はデユアルポートメモリ６が装置２又は３によ
つて専有される。またＢに示すように、アクセス
要求ａとｂとが衝突した場合、先にアクセス要求
を出した側のアクセスが終了するまで遅れてアク
セス要求を出した側のアクセスが待たされる。
しかしながら、上述の単純なアクセス制御方式
では、ソフトウエアによる資源管理を正常に行え
ない場合もある。例えば、デユアルポートメモリ
６内のある領域を一つの資源とみなし、その先頭
アドレスに当該資源の使用の可否を表示するフラ
グを立てて資源使用の排他制御を行う場合を想定
する。装置２又は３は、上述の資源を使用する際
に、まずその使用の可否を知るために共通バス６
側からデユアルポートメモリ６をアクセスして上
述のフラグを読出す（第２図Ａに期間α）。引き
続き、読出したフラグを判定し、資源の使用が可
能であれば、他の装置３又は２及び１に対してそ
の使用を禁止するためにフラグを変更して（同図
の期間β）、この変更したフラグをデユアルポー
トメモリ６に書込む（同図の期間γ）ことにな
る。しかしながら、フラグの変更が行われていな
いβの期間にCPU８が内部バス５を介してこの
フラグを読出すと、CPU８に対しても同一の資
源が使用可能となり、排他制御がうまく行われな
いことになる。そこで従来は、デユアルポートメ
モリ６をアクセスした装置２又は３がバスビジー
信号ｄ（第１図）を消滅させることによりバス使
用権を放棄するまで、他の装置によるデユアルポ
ートメモリ６へのアクセスを禁止する方式を採用
することにより、上述の問題を解決してきた。
では、ソフトウエアによる資源管理を正常に行え
ない場合もある。例えば、デユアルポートメモリ
６内のある領域を一つの資源とみなし、その先頭
アドレスに当該資源の使用の可否を表示するフラ
グを立てて資源使用の排他制御を行う場合を想定
する。装置２又は３は、上述の資源を使用する際
に、まずその使用の可否を知るために共通バス６
側からデユアルポートメモリ６をアクセスして上
述のフラグを読出す（第２図Ａに期間α）。引き
続き、読出したフラグを判定し、資源の使用が可
能であれば、他の装置３又は２及び１に対してそ
の使用を禁止するためにフラグを変更して（同図
の期間β）、この変更したフラグをデユアルポー
トメモリ６に書込む（同図の期間γ）ことにな
る。しかしながら、フラグの変更が行われていな
いβの期間にCPU８が内部バス５を介してこの
フラグを読出すと、CPU８に対しても同一の資
源が使用可能となり、排他制御がうまく行われな
いことになる。そこで従来は、デユアルポートメ
モリ６をアクセスした装置２又は３がバスビジー
信号ｄ（第１図）を消滅させることによりバス使
用権を放棄するまで、他の装置によるデユアルポ
ートメモリ６へのアクセスを禁止する方式を採用
することにより、上述の問題を解決してきた。
しかしながが、この従来方式によれば、デユア
ルポートメモリ６からデータを読出した装置２又
は３がこのデータをそのままあるいは変更して他
の装置に転送する場合、CPU８からデユアルポ
ートメモリ６へのアクセスが可能であるにもかか
わらず、上記データの転送が終了するまでデユア
ルポートメモリ６へのアクセスが一律に禁止され
ることになり、CPU８の処理機能が低下してし
まうと言う問題がある。
ルポートメモリ６からデータを読出した装置２又
は３がこのデータをそのままあるいは変更して他
の装置に転送する場合、CPU８からデユアルポ
ートメモリ６へのアクセスが可能であるにもかか
わらず、上記データの転送が終了するまでデユア
ルポートメモリ６へのアクセスが一律に禁止され
ることになり、CPU８の処理機能が低下してし
まうと言う問題がある。
発明の目的
本発明は上記従来の問題点に鑑みてなされたも
のであり、その目的は、内部バス側からのアクセ
ス機能を低下させることのない合理的なアクセス
制御方式を提供することにある。
のであり、その目的は、内部バス側からのアクセ
ス機能を低下させることのない合理的なアクセス
制御方式を提供することにある。
発明の要点
上記目的を達成する本発明は、メモリアクセス
制御回路が、システムバスのバスビジー信号が消
滅するか又は該システムバスを介して自己のデユ
アルポートメモリ以外の箇所へのデータ転送が行
われたことを検出するまで、自己の内部バスから
のデユアルポートメモリに対するアクセスを禁止
するように構成されている。
制御回路が、システムバスのバスビジー信号が消
滅するか又は該システムバスを介して自己のデユ
アルポートメモリ以外の箇所へのデータ転送が行
われたことを検出するまで、自己の内部バスから
のデユアルポートメモリに対するアクセスを禁止
するように構成されている。
以下、本発明のさらに詳細を実施例により説明
する。
する。
発明の実施例
第３図は本発明の一実施例が適用されるシステ
ムの構成ブロツク図であり、第１図と同一の構成
要素には同一の参照符号が付されている。本実施
例は、システムバス４上のデータ転送信号ｅをメ
モリアクセス制御回路７に結合させている点を除
き第１図の従来システムと同一である。
ムの構成ブロツク図であり、第１図と同一の構成
要素には同一の参照符号が付されている。本実施
例は、システムバス４上のデータ転送信号ｅをメ
モリアクセス制御回路７に結合させている点を除
き第１図の従来システムと同一である。
第４図は、第３図示のメモリアクセス制御回路
７の構成の一例を示すブロツク図であり、１０は
アクセス信号発生回路、１１はRSフリツプフロ
ツプ、１２はオアゲート、１３はアンドゲート、
１４，１５はインバータである。
７の構成の一例を示すブロツク図であり、１０は
アクセス信号発生回路、１１はRSフリツプフロ
ツプ、１２はオアゲート、１３はアンドゲート、
１４，１５はインバータである。
第５図は、第４図示のメモリアクセス制御回路
７の動作を説明するための波形図である。
７の動作を説明するための波形図である。
以下第３図乃至第５図を参照して本発明の一実
施例を説明する。
施例を説明する。
時刻toにおいて、装置２又は３からデユアルポ
ートメモリ６に対するアクセス要求信号ｂがシス
テムバス４上に出力されると、RSフリツプフロ
ツプ１１がセツトされ、そのＱ端子からアクセス
信号発生回路１０に連なる信号ｆがハイになる。
アクセス信号発生回路１０は、この信号ｆがハイ
になつている期間、システムバス４からのアクセ
ス要求ｂと内部バス５からのアクセス要求ａのう
ち前者のみを受け付ける。従つてアクセス信号発
生回路１０は、受け付けたアクセス要求信号ｂに
基づきデユアルポートメモリ６に連なるアクセス
信号ｃをハイにすると共に、その後にハイとなつ
た内部バス５側からのアクセス要求ａを無視す
る。またアクセス要求信号ｂがローとなつても、
RSフリツプフロツプ１１のリセツト入力端子Ｒ
に入力する信号がハイにならない限り、信号ｆは
ハイに保たれる。
ートメモリ６に対するアクセス要求信号ｂがシス
テムバス４上に出力されると、RSフリツプフロ
ツプ１１がセツトされ、そのＱ端子からアクセス
信号発生回路１０に連なる信号ｆがハイになる。
アクセス信号発生回路１０は、この信号ｆがハイ
になつている期間、システムバス４からのアクセ
ス要求ｂと内部バス５からのアクセス要求ａのう
ち前者のみを受け付ける。従つてアクセス信号発
生回路１０は、受け付けたアクセス要求信号ｂに
基づきデユアルポートメモリ６に連なるアクセス
信号ｃをハイにすると共に、その後にハイとなつ
た内部バス５側からのアクセス要求ａを無視す
る。またアクセス要求信号ｂがローとなつても、
RSフリツプフロツプ１１のリセツト入力端子Ｒ
に入力する信号がハイにならない限り、信号ｆは
ハイに保たれる。
RSフリツプフロツプ１１のリセツト入力端子
Ｒに入力する信号がハイになるには、即ち内部バ
ス５からのメモリアクセスが可能となるには、オ
アゲート１２の２入力のうち少なくとも一方がハ
イにならなければならない。この条件は、第１に
デユアルポートメモリ６をアクセスした装置２又
は３がバス使用権を放棄することによりバスビジ
ー信号ｄがローになつた場合、第２にアンドゲー
ト１３の出力がハイになつた場合に達成される。
この第２の条件は本発明に特有の条件であり、シ
ステムバス４上のデータ転送信号ｅがハイである
にもかかわらず、デユアルポートメモリ６に対す
るアクセス要求がなされていない場合に該当す
る。即ち、この場合、前述したようなデユアルポ
ートメモリ６から読出したフラグを変更した後の
デユアルポートメモリ６への書込みではなく、他
の装置への転送と看傲すことができるから、この
第２の条件を検出した時点で内部バス５からのデ
ユアルポートメモリ６へのアクセスを解除しよう
というものである。即ち、本発明では、システム
バスを介して自己のデユアルポートメモリ６以外
の箇所へのデータ転送が行われたことを検出した
時点で、内部バス５からのアクセス禁止を解除す
るように構成されている。
Ｒに入力する信号がハイになるには、即ち内部バ
ス５からのメモリアクセスが可能となるには、オ
アゲート１２の２入力のうち少なくとも一方がハ
イにならなければならない。この条件は、第１に
デユアルポートメモリ６をアクセスした装置２又
は３がバス使用権を放棄することによりバスビジ
ー信号ｄがローになつた場合、第２にアンドゲー
ト１３の出力がハイになつた場合に達成される。
この第２の条件は本発明に特有の条件であり、シ
ステムバス４上のデータ転送信号ｅがハイである
にもかかわらず、デユアルポートメモリ６に対す
るアクセス要求がなされていない場合に該当す
る。即ち、この場合、前述したようなデユアルポ
ートメモリ６から読出したフラグを変更した後の
デユアルポートメモリ６への書込みではなく、他
の装置への転送と看傲すことができるから、この
第２の条件を検出した時点で内部バス５からのデ
ユアルポートメモリ６へのアクセスを解除しよう
というものである。即ち、本発明では、システム
バスを介して自己のデユアルポートメモリ６以外
の箇所へのデータ転送が行われたことを検出した
時点で、内部バス５からのアクセス禁止を解除す
るように構成されている。
この条件は種々の方法により検出できるが、上
記実施例の方法によれば、システムに新たな信号
をなんら追加することなく既存の信号のみを使用
することにより上記の条件を検出できるという利
点がある。
記実施例の方法によれば、システムに新たな信号
をなんら追加することなく既存の信号のみを使用
することにより上記の条件を検出できるという利
点がある。
発明の効果
以上説明したように、本発明は、アクセス制御
回路が、システムバスのバスビジー信号が消滅し
た場合だけでなく、システムバスを介して自己の
デユアルポートメモリ以外の箇所へのデータ転送
が行われたことを検出した場合にも、自己の内部
バスからのアクセスの禁止を解除するように構成
されているので、内部バス側からのアクセス可能
時間が従来例に比較して大幅に伸張され、自己の
CPUの処理能力が極めて向上するという利点が
ある。
回路が、システムバスのバスビジー信号が消滅し
た場合だけでなく、システムバスを介して自己の
デユアルポートメモリ以外の箇所へのデータ転送
が行われたことを検出した場合にも、自己の内部
バスからのアクセスの禁止を解除するように構成
されているので、内部バス側からのアクセス可能
時間が従来例に比較して大幅に伸張され、自己の
CPUの処理能力が極めて向上するという利点が
ある。
第１図は従来方式が適用されるシステムの構成
ブロツク図、第２図は従来方式の動作を説明する
ための波形図、第３図及び第４図は本発明の一実
施例が適用されるシステムの構成ブロツク図、第
５図は上記一実施例の方式の動作を説明するため
の波形図である。 １，２，３…データ授受装置、４…システムバ
ス、５…内部バス、６…デユアルポートメモリ、
７…メモリアクセス制御回路、１０…アクセス信
号発生回路、１１…RSフリツプフロツプ、ａ，
ｂ…アクセス要求、ｃ…アクセス信号、ｄ…バス
ビジー信号、ｅ…データ転送信号。
ブロツク図、第２図は従来方式の動作を説明する
ための波形図、第３図及び第４図は本発明の一実
施例が適用されるシステムの構成ブロツク図、第
５図は上記一実施例の方式の動作を説明するため
の波形図である。 １，２，３…データ授受装置、４…システムバ
ス、５…内部バス、６…デユアルポートメモリ、
７…メモリアクセス制御回路、１０…アクセス信
号発生回路、１１…RSフリツプフロツプ、ａ，
ｂ…アクセス要求、ｃ…アクセス信号、ｄ…バス
ビジー信号、ｅ…データ転送信号。
Claims (1)
- 【特許請求の範囲】 １ 第１の装置の内部バスと、複数の第２の装置
が接続されたシステムバスとの間に接続され、前
記内部バスと前記システムバスとの両方からアク
セス可能なデユアルポートメモリへのアクセスを
制御する制御方式において、 前記システムバスからのメモリアクセス要求信
号によりセツトされて出力信号を出力し、前記シ
ステムバスのバスビジー信号がなくなつたこと、
または、前記システムバスのデータ転送信号が出
力されている場合においても、前記デユアルポー
トメモリに対する前記システムバスからのメモリ
アクセス要求信号が出力されていないことにより
リセツトされるフリツプフロツプ回路と、 前記フリツプフロツプ回路の出力信号と前記内
部バスからのメモリアクセス要求信号とを入力と
し、前記出力信号が入力されている期間中は、前
記内部バスからのメモリアクセス要求信号を無効
とするアクセス信号発生回路とを備え、 前記第２の装置が前記システムバスにバスビジ
ー信号を出力している期間中であつても、前記シ
ステムバスを介して前記デユアルポートメモリ以
外へデータ転送が行われることを検出した時点
で、前記デユアルポートメモリに対する第１の装
置による前記内部バスからのアクセス無効を解除
するデユアルポートメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220282A JPS60112162A (ja) | 1983-11-21 | 1983-11-21 | デユアルポ−トメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220282A JPS60112162A (ja) | 1983-11-21 | 1983-11-21 | デユアルポ−トメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60112162A JPS60112162A (ja) | 1985-06-18 |
| JPH0351018B2 true JPH0351018B2 (ja) | 1991-08-05 |
Family
ID=16748723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220282A Granted JPS60112162A (ja) | 1983-11-21 | 1983-11-21 | デユアルポ−トメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112162A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2539190Y2 (ja) * | 1992-08-20 | 1997-06-25 | 株式会社大井製作所 | 車両用パーキングブレーキのケーブルコネクタ装置 |
-
1983
- 1983-11-21 JP JP58220282A patent/JPS60112162A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60112162A (ja) | 1985-06-18 |
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