JPH02257249A - 情報処理システム - Google Patents

情報処理システム

Info

Publication number
JPH02257249A
JPH02257249A JP1023416A JP2341689A JPH02257249A JP H02257249 A JPH02257249 A JP H02257249A JP 1023416 A JP1023416 A JP 1023416A JP 2341689 A JP2341689 A JP 2341689A JP H02257249 A JPH02257249 A JP H02257249A
Authority
JP
Japan
Prior art keywords
memory area
processor
memory
access
common memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1023416A
Other languages
English (en)
Inventor
Tetsuya Fukuda
哲也 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1023416A priority Critical patent/JPH02257249A/ja
Publication of JPH02257249A publication Critical patent/JPH02257249A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Multi Processors (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖丘盈! 本発明は情報処理システムに関し、特に複数のプロセッ
サと複数の共有バスとからなる情報処理システムにおけ
る共通メモリのアクセス制御に関する。
従JJL服 従来、この種の情報処理システムにおいては、2つの共
有バスと、各共有バスにアクセス可能な複数のプロセッ
サと、各共有バスに接続された共通メモリとが設けられ
、複数のプロセッサの一つが共通メモリをアクセスしよ
うとする場合には、他のプロセッサが共通メモリにアク
セスしていないときにのみ共有バスを使用することがで
きるように制御されていた。
このような従来の情報処理システムでは、あるプロセッ
サが共通メモリをアクセスしようとした場合に、他のプ
ロセッサが共通メモリを使用しているとアクセスするこ
とができなかったので、共有バスが二重化されているに
もかかわらず、一つのプロセッサしか共通メモリをアク
セスすることができないという欠点がある。
九匪座1週 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、複数のプロセッサにより共通メモリを同
時にアクセスすることができる情報処理システムの提供
を目的とする。
几匪座璽メ 本発明による情報処理システムは、共通メモリが第1お
よび第2の共有バスを介して複数のプロセッサによりア
クセスされる情報処理システムであって、前記プロセッ
サによりアクセスされる前記共通メモリ上のメモリ領域
を示すメモリ領域情報を保持する第1および第2のメモ
リ領域保持手段と、前記第1および第2のメモリ領域保
持手段に対して前記プロセッサがアクセスしているか否
かを示す状態情報を保持する状態情報保持手段とを設け
、前記状態情報保持手段に保持された前記状態情報が前
記第1および第2のメモリ領域保持手段がアクセスされ
ていないことを示し、前記第1および第2のメモリ領域
保持手段のうち一方に前記メモリ領域情報が保持されて
いるとき、前記第1および第2のメモリ領域保持手段の
うち一方に保持された前記複数のプロセッサのうちの一
つからの前記メモリ領域情報が示すメモリ領域と他のプ
ロセッサによりアクセスされるメモリ領域とが重ならな
ければ、前記色のプロセッサによる前記共通メモリへの
アクセスを可とするようにしたことを特徴とする。
次に、本発明の一実施例について図面を参照して説明す
る。
第1図は本発明の一実施例の構成を示すブロック図であ
る0図において、共通メモリ1とプロセッサ2−i(i
=1.・・・・・・、n)とは夫々共有バス100.1
01により接続されているおり、共有バス100、10
1を介してプロセッサ2−i各々から共通メモリ1への
アクセスが可能となっている。
共通メモリ1には共有バス100.101を介してアク
セス可能な状態レジスタ11およびアドレスレジスタ1
2.13が設けられている。
状態レジスタ11にはプロセッサ2−iから共通メモリ
1へのアクセス要求によりアドレスレジスタ12.13
がアクセスされていることを示す情報が保持される。
また、アドレスレジスタ12.13にはプロセッサ2−
iから共通メモリ1へのアクセス要求により使用される
メモリ領域が保持される。
第2図は第1図の共通メモリ1へのアクセス要求時の動
作を示すフローチャートであり、第3図は第1図の共通
メモリ1への解放要求時の動作を示すフローチャートで
ある。
これら第1図〜第3図を用いて本発明の一実施例の動作
について説明する。
プロセッサ2−1から共通メモリ1へのアクセス要求が
発生すると(第2図ステップ21)、プロセッサ2−1
は共有バス100,101を介して共通メモリ1の状態
レジスタ11の内容を読込む(第2図ステップ22)、
このとき、プロセッサ2−1は図示せぬバス制御部の制
御により共有バス100.101のうちおいている方を
使用する。
プロセッサ2−1は状態レジスタ11の内容から他のプ
ロセッサ2−2〜2−nによりアドレスレジスタ12.
13がアクセスされているか否かを判断しく第2図ステ
ップ23)、アドレスレジスタ12.13がアクセスさ
れていれば、そのアクセスが終了するまで該アクセス要
求の処理を待つ。
アドレスレジスタ12.13がアクセスされていなけれ
ば、プロセッサ2−1は状態レジスタ11をセットして
アクセス中とする(第2図ステップ24)。
その後に、プロセッサ2−1はアドレスレジスタ12.
13の内容を読込んで(第2図ステップ25)、アドレ
スレジスタ12が使用できるか否かを判断する(第2図
ステップ26)。
アドレスレジスタ12が使用可であれば、アドレスレジ
スタ13が使用できるか否かを判断しく第2図ステップ
27)、アドレスレジスタ13も使用可であれば、プロ
セッサ2−1はアドレスレジスタ12.13のうち一方
に使用するメモリ領域の上限および下限を書込み(第2
図ステップ28)、状態レジスタ11をリセットする(
第2図ステップ29)。
これにより、共通メモリ1へのアクセスが可となるので
(第2図ステップ30)、プロセッサ2−1は共有バス
100,101を介して共通メモリ1へのアクセスを開
始する。
アドレスレジスタ12が使用不可であれば、アドレスレ
ジスタ13が使用できるか否かを判断しく第2図ステッ
プ31)、アドレスレジスタ13が使用可であれば、プ
ロセッサ2−1によって使用されるメモリ領域が他のプ
ロセッサ2−2〜2−nによりアドレスレジスタ12に
書込まれたメモリ領域と重ならないかを判断する(第2
図ステップ32)。
アドレスレジスタ12.13が共に使用不可である場合
には、状態レジスタ11をリセットしく第2図ステップ
34)、アドレスレジスタ12゜13のうち一方が使用
可となるまで待つ。
プロセッサ2−1によって使用されるメモリ領域と、ア
ドレスレジスタ12に書込まれたメモリ領域とが重なら
ないときには、プロセッサ2−1は使用するメモリ領域
の上限および下限をアドレスレジスタ13に書込み(第
2図ステップ33)、状態レジスタ11をリセットする
(第2図ステップ29)。
これにより、共通メモリ1へのアクセスが可となるので
(第2図ステップ30)、プロセッサ2−1は共有バス
100.101を介して共通メモリ1へのアクセスを開
始する。
プロセッサ2−1によって使用されるメモリ領域と、ア
ドレスレジスタ12に書込まれたメモリ領域とが重なる
ときには、状態レジスタ11をリセットしく第2図ステ
ップ34)、アドレスレジスタ12に書込まれたメモリ
領域へのアクセスが終了するまで待つ。
アドレスレジスタ12が使用可で、アドレスレジスタ1
3が使用不可であれば、プロセッサ2−1によって使用
されるメモリ領域が他のプロセッサ2−2〜2−nによ
りアドレスレジスタ13に書込まれたメモリ領域と重な
らないかを判断する(第2図ステップ35)。
プロセッサ2−1によって使用されるメモリ領域と、ア
ドレスレジスタ13に書込まれたメモリ領域とが重なら
ないときには、プロセッサ2−1は使用するメモリ領域
の上限および下限をアドレスレジスタ12に書込み(第
2図ステップ36)、状態レジスタ11をリセットする
(第2図ステップ29)。
これにより、共通メモリ1へのアクセスが可となるので
(第2図ステップ30)、プロセッサ2−1は共有バス
100.101を介して共通メモリ1へのアクセスを開
始する。
プロセッサ2−1によって使用されるメモリ領域がアド
レスレジスタ13に書込まれたメモリ領域と重なるとき
には、状態レジスタ11をリセットしく第2図ステップ
37)、アドレスレジスタ13に書込まれたメモリ領域
へのアクセスが終了するまで待つ。
プロセッサ2−1から共通メモリ1へのアクセスが終了
し、プロセッサ2−1において共通メモリ1の解放要求
が発生すると(第3図ステップ41)、プロセッサ2−
1は共有バス100.101を介して共通メモリ1の状
態レジスタ11の内容を読込む(第3図ステップ42)
プロセッサ2−1は状態レジスタ11の内容から他のプ
ロセッサ2−2〜2−nによりアドレスレジスタ12.
13がアクセスされているか否かを判断しく第3図ステ
ップ43)、アドレスレジスタ12.13がアクセスさ
れていれば、そのアクセスが終了するまで該解放要求の
処理を待つ。
アドレスレジスタ12.13がアクセスされていなけれ
ば、プロセッサ2−1は状態レジスタ11をセットして
アクセス中とする(第3図ステップ44)。
その後に、プロセッサ2−1は使用しているアドレスレ
ジスタ12.13の内容をリセットしてから(第3図ス
テップ45)、状態レジスタ11をリセットしく第3図
ステップ46)、共通メモリ1の解放要求の処理を完了
する(第3図ステップ47)。
上述のように、アドレスレジスタ12.13のうち一方
が使用可のときに、そのアドレスレジスタ12.13の
うち一方に書込まれたメモリ領域と、プロセッサ2−i
からのアクセス要求によって使用されるメモリ領域とが
重ならなければ、たとえ共通メモリ1がプロセッサ2−
iのうちの一つによってアクセスされていても他のプロ
セッサによってアクセスすることができる。したがって
、共通メモリ1を2つのプロセッサによって同時にアク
セスすることが可能となる。
このように、複数のプロセッサ2−iから共通メモリ1
へのアクセス要求が発生したとき、共通メモリ1の状態
レジスタ11の内容がアドレスレジスタ12.13がア
クセスされていないことを示し、アドレスレジスタ12
.13のうち一方にメモリ領域が書込まれている場合、
使用するメモリ領域とアドレスレジスタ12.13のう
ち一方に書込まれたメモリ領域とが重ならなければ、共
通メモリ1へのアクセスを可とするようにすることによ
って、2つのプロセッサにより共通メモリ1を同時にア
クセスすることが可能となる。
尚、本発明の一実施例では状態レジスタ11およびアド
レスレジスタ12.13を共通メモリ1内に設けたが、
これら状態レジスタ11およびアドレスレジスタ12.
13を共通メモリ1の外部に設けてもよい。
また、本発明の一実施例では2つの共有バス100.1
01を介して共通メモリ1へのアクセスが可能な構成に
ついて述べたが、3つ以上の共有バスによってアクセス
可能な場合にも適用できることは明白であり、これらに
限定されない。
11血遵1 以上説明したように本発明によれば、複数のプロセッサ
のうちの一つにより共通メモリがアクセスされていると
き、該プロセッサによりアクセスされているメモリ領域
と他のプロセッサによりアクセスされるメモリ領域とが
重ならなければ、他のプロセッサによる共通メモリへの
アクセスを可とするようにすることによって、複数のプ
ロセッサにより共通メモリを同時にアクセスすることが
できるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例の構成を示すブロッ・り図、
第2図は第1図の共通メモリへのアクセス要求時の動作
を示すフローチャート、第3図は第1図の共通メモリへ
の解放要求時の動作を示すフローチャートである。 主要部分の符号の説明 1・・・・・・共通メモリ 100.101・・・・・
・共有バス11・・・・・・状態レジスタ

Claims (1)

    【特許請求の範囲】
  1. (1)共通メモリが第1および第2の共有バスを介して
    複数のプロセッサによりアクセスされる情報処理システ
    ムであって、前記プロセッサによりアクセスされる前記
    共通メモリ上のメモリ領域を示すメモリ領域情報を保持
    する第1および第2のメモリ領域保持手段と、前記第1
    および第2のメモリ領域保持手段に対して前記プロセッ
    サがアクセスしているか否かを示す状態情報を保持する
    状態情報保持手段とを設け、前記状態情報保持手段に保
    持された前記状態情報が前記第1および第2のメモリ領
    域保持手段がアクセスされていないことを示し、前記第
    1および第2のメモリ領域保持手段のうち一方に前記メ
    モリ領域情報が保持されているとき、前記第1および第
    2のメモリ領域保持手段のうち一方に保持された前記複
    数のプロセッサのうちの一つからの前記メモリ領域情報
    が示すメモリ領域と他のプロセッサによりアクセスされ
    るメモリ領域とが重ならなければ、前記他のプロセッサ
    による前記共通メモリへのアクセスを可とするようにし
    たことを特徴とする情報処理システム。
JP1023416A 1989-02-01 1989-02-01 情報処理システム Pending JPH02257249A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1023416A JPH02257249A (ja) 1989-02-01 1989-02-01 情報処理システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1023416A JPH02257249A (ja) 1989-02-01 1989-02-01 情報処理システム

Publications (1)

Publication Number Publication Date
JPH02257249A true JPH02257249A (ja) 1990-10-18

Family

ID=12109894

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1023416A Pending JPH02257249A (ja) 1989-02-01 1989-02-01 情報処理システム

Country Status (1)

Country Link
JP (1) JPH02257249A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04348451A (ja) * 1991-03-14 1992-12-03 Mitsubishi Electric Corp 並列計算機
JP2011018138A (ja) * 2009-07-07 2011-01-27 Canon Inc プロセッサシステム及びその制御方法
JP2014038652A (ja) * 2013-10-10 2014-02-27 Canon Inc 通信装置及びその制御方法、プログラム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04348451A (ja) * 1991-03-14 1992-12-03 Mitsubishi Electric Corp 並列計算機
JP2011018138A (ja) * 2009-07-07 2011-01-27 Canon Inc プロセッサシステム及びその制御方法
JP2014038652A (ja) * 2013-10-10 2014-02-27 Canon Inc 通信装置及びその制御方法、プログラム

Similar Documents

Publication Publication Date Title
JPH02257249A (ja) 情報処理システム
JPH0798663A (ja) 非同期i/o制御方式
JPH0358163A (ja) 疎結合型マルチプロセッサシステム
JPS63286949A (ja) バス制御方式
JPH05324541A (ja) バスインターフェース装置
JPS60129869A (ja) バスアクセス制御装置
JPH03231338A (ja) メモリダンプ領域管理方式
JP2687716B2 (ja) 情報処理装置
JPS6029139B2 (ja) 処理装置間結合方式
JPS5921062B2 (ja) メモリ競合制御方式
JPH03109660A (ja) デュアルバスシステムに於けるメモリアクセス制御方式
JPS6345669A (ja) マルチプロセツサシステム
JPS635456A (ja) マイクロプロセツサシステム
JPH0370816B2 (ja)
JPH044455A (ja) メモリアクセス調停回路
JPH01310466A (ja) マルチプロセッサシステム
JPH05158859A (ja) 情報処理装置
JPH0351017B2 (ja)
JPS62546B2 (ja)
JPH11161620A (ja) 通信方法及び通信装置
JPS6175445A (ja) 記憶制御方式
JPS62264335A (ja) 資源管理装置
JPS5830676B2 (ja) メモリノフクシヤホウシキ
JPH05242043A (ja) シングルチップマイクロコンピュータ
JPS6332649A (ja) マルチプロセツサシステム