JPS5983235A - プロセツサ間のインタ−フエ−ス方式 - Google Patents
プロセツサ間のインタ−フエ−ス方式Info
- Publication number
- JPS5983235A JPS5983235A JP19339282A JP19339282A JPS5983235A JP S5983235 A JPS5983235 A JP S5983235A JP 19339282 A JP19339282 A JP 19339282A JP 19339282 A JP19339282 A JP 19339282A JP S5983235 A JPS5983235 A JP S5983235A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- register
- data
- memory
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プロセッサ間のインターフェース方式に関し
、特に１つのマイクロプロセッサと他のマイクロプロセ
ッサ間のデータ転送の方式に関する。
、特に１つのマイクロプロセッサと他のマイクロプロセ
ッサ間のデータ転送の方式に関する。
従来、１つのプロセッサから他のプロセッサにデータを
転送する場合は、互いにダイレクトアクセスできるメモ
リ空間を共有して、メモリ内でデータを−たん上記共有
空間に移動させることによりデータ転送し六り、オたは
別に設けたメモリに両プロセッサが同期有・とってＩｌ
ｏまたはＤＭＡで書込み読出しを行うことにより転送し
ていた。
転送する場合は、互いにダイレクトアクセスできるメモ
リ空間を共有して、メモリ内でデータを−たん上記共有
空間に移動させることによりデータ転送し六り、オたは
別に設けたメモリに両プロセッサが同期有・とってＩｌ
ｏまたはＤＭＡで書込み読出しを行うことにより転送し
ていた。
上述の従来方式では、前者は、互いにメモリ空間内に転
送用のエリアがあるため、本来−由に１史用できるエリ
アが制約を受け、捷た該エリアに回路にアクセスしない
ようにするためＶＣハードウェアかり雑となる欠点があ
る。また後者ｔｒｉ 、両プロセッサの同期ケとるため
のタイミング回路が収装１になり、互いにＩｌｏのたひ
に相手のプロセッサに同期する必要がりり、マルチジョ
ブのタスクを実行する場合には不適当である。また、デ
ータ長は固定さね融通性に欠ける欠点がある。特に、−
方のマイクロプロセッサが１６ビツトのマイクロ７’
ｒｌ−１＝ツサで、他方が８ビツトのマイクロプロセッ
サであるような場合は、１６ビツトのマイクロプロセッ
サは８ビツトでデータ転送しなければならないから転送
効率が悪いという欠点がある。
送用のエリアがあるため、本来−由に１史用できるエリ
アが制約を受け、捷た該エリアに回路にアクセスしない
ようにするためＶＣハードウェアかり雑となる欠点があ
る。また後者ｔｒｉ 、両プロセッサの同期ケとるため
のタイミング回路が収装１になり、互いにＩｌｏのたひ
に相手のプロセッサに同期する必要がりり、マルチジョ
ブのタスクを実行する場合には不適当である。また、デ
ータ長は固定さね融通性に欠ける欠点がある。特に、−
方のマイクロプロセッサが１６ビツトのマイクロ７’
ｒｌ−１＝ツサで、他方が８ビツトのマイクロプロセッ
サであるような場合は、１６ビツトのマイクロプロセッ
サは８ビツトでデータ転送しなければならないから転送
効率が悪いという欠点がある。
本発明の目的は、上述の従来の欠点を解決し、各プロセ
ッサはメモリ存置を犠牲にすることなく、かつ、相手の
状態に制約拘束式れないで任意長のう′−夕を転送する
ことが可能なプロセッサ間のインターフェース方式を提
供することにある１、本発明のインターフェース方式に
、第１のプロセッサのデータバスにそれぞれ入力端子を
接続した第１の２ポートバツフアメモリおよび転送デー
タのワード数を格納するための第１のレジスタと、第２
のプロセッサのデータバスにそれぞれ入力端子を接続し
た第２の２ポートバツフアメモリおよび第２のレジスタ
とを備えて、前記第１の２ポートバツフアメモリおよび
第１のレジスタの出力端子を前ｉ上第２のプロセッサの
データバスに接続し、前記第２の２ポートバツフアメモ
リおよび第２のレジスタの出力端子をそれぞれ前記第１
のマイクロプロセッサのデータバスに接続したことを特
徴とする。
ッサはメモリ存置を犠牲にすることなく、かつ、相手の
状態に制約拘束式れないで任意長のう′−夕を転送する
ことが可能なプロセッサ間のインターフェース方式を提
供することにある１、本発明のインターフェース方式に
、第１のプロセッサのデータバスにそれぞれ入力端子を
接続した第１の２ポートバツフアメモリおよび転送デー
タのワード数を格納するための第１のレジスタと、第２
のプロセッサのデータバスにそれぞれ入力端子を接続し
た第２の２ポートバツフアメモリおよび第２のレジスタ
とを備えて、前記第１の２ポートバツフアメモリおよび
第１のレジスタの出力端子を前ｉ上第２のプロセッサの
データバスに接続し、前記第２の２ポートバツフアメモ
リおよび第２のレジスタの出力端子をそれぞれ前記第１
のマイクロプロセッサのデータバスに接続したことを特
徴とする。
次に、本発明について、図面を参照し、て詳細にδもン
、明する１、 図は、本発明の一実施例を示すブロック図である。すな
わち、第１の２ポートバツフアメモリ１２の入力端子を
第１のプロセッサ１ｏのデータバス１０１に接続［２、
出力端子をδら２のプロセッサ１１のデータバス１０２
に接続する。第１のレジスタ１４の入カシ面子は同イ未
にデータバス１０１に接続さＪｔ、出力端子はデータバ
ス１．０２に接続される。
、明する１、 図は、本発明の一実施例を示すブロック図である。すな
わち、第１の２ポートバツフアメモリ１２の入力端子を
第１のプロセッサ１ｏのデータバス１０１に接続［２、
出力端子をδら２のプロセッサ１１のデータバス１０２
に接続する。第１のレジスタ１４の入カシ面子は同イ未
にデータバス１０１に接続さＪｔ、出力端子はデータバ
ス１．０２に接続される。
第２の２ポートバツフアメモリ１３および第２のレジス
タ１５の入力端子はそ１１ぞｉ″Ｌ１−タバス１０２に
接続され、出力端子はそれぞれデータバス１０１に接続
される。
タ１５の入力端子はそ１１ぞｉ″Ｌ１−タバス１０２に
接続され、出力端子はそれぞれデータバス１０１に接続
される。
次に、本実施例の動作について説明する。８ｇ１のプロ
セッサ１０から第２のプロセッサ１１にデータ転送する
場合は、第１のプロセッサ１ｏは、転送しようとするデ
ータを第１の２ポートバツフアメモリ１２に一方的に書
き込み、書き込んだデータのワード数を第１のレジスタ
１４にセットする。第１の２ポートバツフアメモリ１２
への書込みは、転送データが少ない場合はＩｌｏで、転
送データが多い場合はＤＭＡ動作によって効率よくφ１
込む。第１のレジスタ１４−１第１のプロセラ→Ｊ１０
から転送データのワード数がセットされると自動的に第
２のプロセッサ１１に割込みをかけ、Ｎ’＋ １の２ホ
ードバツフアメモリ１２に転送データが書き込まれたこ
とを通知する。第２のプロセッサ１１は１．’、−りあ
えず第１のレジスタ１４かう転送データのワード数をめ
６み取る。この時点では、第１のプロセッサ１ｏは、第
１の２ポートバツフアメモリ１２に余裕があるときは次
の転送データを書き込むことができる。一方、第２のプ
ロセッサ１１は、第１の２ポートバツフアメモリ１２か
ら先に第１のレジスタ１４から読み込んたワード数だけ
のデータをＩｌｏまたはＬ）ＭＡによって読み出す。第
１のフロセッサ１ｏから第１（７）２ポートバツフアメ
モリ１２への書き込みと、第２のプロセッサ１１による
第１の２ポートバツフアメモ程 り１２か 出しＦｉ独立し、て同時に行なうことが可
能であり、両動作は同期し、て行なり必要がプ・い。
セッサ１０から第２のプロセッサ１１にデータ転送する
場合は、第１のプロセッサ１ｏは、転送しようとするデ
ータを第１の２ポートバツフアメモリ１２に一方的に書
き込み、書き込んだデータのワード数を第１のレジスタ
１４にセットする。第１の２ポートバツフアメモリ１２
への書込みは、転送データが少ない場合はＩｌｏで、転
送データが多い場合はＤＭＡ動作によって効率よくφ１
込む。第１のレジスタ１４−１第１のプロセラ→Ｊ１０
から転送データのワード数がセットされると自動的に第
２のプロセッサ１１に割込みをかけ、Ｎ’＋ １の２ホ
ードバツフアメモリ１２に転送データが書き込まれたこ
とを通知する。第２のプロセッサ１１は１．’、−りあ
えず第１のレジスタ１４かう転送データのワード数をめ
６み取る。この時点では、第１のプロセッサ１ｏは、第
１の２ポートバツフアメモリ１２に余裕があるときは次
の転送データを書き込むことができる。一方、第２のプ
ロセッサ１１は、第１の２ポートバツフアメモリ１２か
ら先に第１のレジスタ１４から読み込んたワード数だけ
のデータをＩｌｏまたはＬ）ＭＡによって読み出す。第
１のフロセッサ１ｏから第１（７）２ポートバツフアメ
モリ１２への書き込みと、第２のプロセッサ１１による
第１の２ポートバツフアメモ程 り１２か 出しＦｉ独立し、て同時に行なうことが可
能であり、両動作は同期し、て行なり必要がプ・い。
すなわち、両プロセッサ間の干渉は全くないので、辺き
込みおよび続出しは相手のタイミングに同期ネせる必Ｊ
ながｙ、Ｉ：＜、−ｚた相手１１９に侍期させるなど相
互に影響を与えない。従って、各プロセッサＦ、１、相
手を意識しないで書込み／続出しを実行することができ
る。捷だ、例えは、第１のプロセッサ１０が１６ワード
のプロセッサであり、第２のプロセッサ１１が８ワード
Ｑ）プロセッサであるような場合ハ、第１の２ポートバ
ツフアメモリ１２へは１６ビツトワードで書込み、読出
しＦｉ８ビットワードで続出１−ように構成することに
より転送と同時に容易に８ビツトバスと１６ビツトバス
の変換をすることができる等融通性に冨−ｒ、、匠って
、従来の」二うに１６ヒツトのプロセッサでありながら
、１１１手の８ビツトに合わせて８ビツト転送しなりす
れげならなしという非ｒイｒ率な転送令−行ＩＩうこと
はない１、すなわち、各プロセッサはそれぞれのバスを
有効に活用して効率のよい転送動作がなされるという利
点もある。第２のプロセッサ１１から第１のプロセッサ
１０への転送は、第２の２ポートバツフアメモリ１３お
よび第２のレジスタ１５を介して、１−述と同様な動作
により効率よく行なえ）れることは勿論である。
込みおよび続出しは相手のタイミングに同期ネせる必Ｊ
ながｙ、Ｉ：＜、−ｚた相手１１９に侍期させるなど相
互に影響を与えない。従って、各プロセッサＦ、１、相
手を意識しないで書込み／続出しを実行することができ
る。捷だ、例えは、第１のプロセッサ１０が１６ワード
のプロセッサであり、第２のプロセッサ１１が８ワード
Ｑ）プロセッサであるような場合ハ、第１の２ポートバ
ツフアメモリ１２へは１６ビツトワードで書込み、読出
しＦｉ８ビットワードで続出１−ように構成することに
より転送と同時に容易に８ビツトバスと１６ビツトバス
の変換をすることができる等融通性に冨−ｒ、、匠って
、従来の」二うに１６ヒツトのプロセッサでありながら
、１１１手の８ビツトに合わせて８ビツト転送しなりす
れげならなしという非ｒイｒ率な転送令−行ＩＩうこと
はない１、すなわち、各プロセッサはそれぞれのバスを
有効に活用して効率のよい転送動作がなされるという利
点もある。第２のプロセッサ１１から第１のプロセッサ
１０への転送は、第２の２ポートバツフアメモリ１３お
よび第２のレジスタ１５を介して、１−述と同様な動作
により効率よく行なえ）れることは勿論である。
以上のように、本発明においては、２ボートバツフアメ
モリを介して、双方のプロセッサから独立して岩込み／
読出しができるように構成したから、両プロセッサは同
期して動作する必要がなく、かつ、それぞれに適したビ
ット長を単位として効率良くデータ転送することができ
る効果かめる。
モリを介して、双方のプロセッサから独立して岩込み／
読出しができるように構成したから、両プロセッサは同
期して動作する必要がなく、かつ、それぞれに適したビ
ット長を単位として効率良くデータ転送することができ
る効果かめる。
図は本発明の一実施例を示すブロック図である。
図において、１０．１１・・・第１および第２のプロセ
ッサ、１２．１３・・・第１および第２の２ボートパツ
クアメモリ、１４．１５・・・第１および第２のレジス
タ、１０１，１０２・・・データバス。 代理人弁理士 住 １）俊 ゛宗 ２０１
ッサ、１２．１３・・・第１および第２の２ボートパツ
クアメモリ、１４．１５・・・第１および第２のレジス
タ、１０１，１０２・・・データバス。 代理人弁理士 住 １）俊 ゛宗 ２０１
Claims (1)
- 第１のプロセッサのデータバスにそねぞれ入力端子を接
続した第１の２ポートバツフアメモリおよび転送データ
のワード数を格納するための第１のレジスタと、第２の
プロセッサのデータバスにそれぞれ入力端子を接続した
第２の２ボートバツクアメモリおよび第２のレジスタと
を備えて、前記第１の２ホードバツフアメモリおよび第
１のレジスタの出力端子を前記第２のプロセッサのデー
タバスに接続し、前記第２の２ポートバツフアメモリお
よび第２のレジスタの出力端子をそれぞれ前記第１のマ
イクロプロセッサのデータパスニ接続したことを特徴と
するプロセッサ間のインターフェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19339282A JPS5983235A (ja) | 1982-11-05 | 1982-11-05 | プロセツサ間のインタ−フエ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19339282A JPS5983235A (ja) | 1982-11-05 | 1982-11-05 | プロセツサ間のインタ−フエ−ス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5983235A true JPS5983235A (ja) | 1984-05-14 |
Family
ID=16307172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19339282A Pending JPS5983235A (ja) | 1982-11-05 | 1982-11-05 | プロセツサ間のインタ−フエ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149262A (ja) * | 1984-08-16 | 1986-03-11 | Oki Electric Ind Co Ltd | ペ−ジメモリ情報転送方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567822A (en) * | 1978-11-17 | 1980-05-22 | Hitachi Ltd | Channel connection system |
| JPS5627432A (en) * | 1979-08-10 | 1981-03-17 | Mitsubishi Electric Corp | Interface circuit |
-
1982
- 1982-11-05 JP JP19339282A patent/JPS5983235A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567822A (en) * | 1978-11-17 | 1980-05-22 | Hitachi Ltd | Channel connection system |
| JPS5627432A (en) * | 1979-08-10 | 1981-03-17 | Mitsubishi Electric Corp | Interface circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149262A (ja) * | 1984-08-16 | 1986-03-11 | Oki Electric Ind Co Ltd | ペ−ジメモリ情報転送方式 |
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