JPH05292098A

JPH05292098A - アドレス設定方法

Info

Publication number: JPH05292098A
Application number: JP8570992A
Authority: JP
Inventors: Mitsuru Suzuki; 充鈴木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-04-07
Filing date: 1992-04-07
Publication date: 1993-11-05

Abstract

(57)【要約】【目的】バス型シリアル通信システムにおいて、各ス
レーブ・ノードに固有のアドレスを容易に変更可能なア
ドレス設定方法を提供する。【構成】制御マスタ・ノードには主シリアル・バスを
介して第１乃至第Ｎのスレーブ・ノードが、この順番に
接続されている。主シリアル・バスは、それぞれ、第１
乃至第Ｎのスレーブ・ノードが接続された第１乃至第Ｎ
の主シリアル・バスから成り、これらは第１乃至第（Ｎ
−１）のノード制御回路によって隔てられている。初期
電源投入時に第１乃至第（Ｎ−１）のノード制御回路に
よって制御マスタ・ノードと第２乃至第Ｎのスレーブ・
ノードとを電気的に遮断し、パワー・オン・リセット解
除後、制御マスタ・ノードからのシリアル信号により、
第１乃至第（Ｎ−１）のノード制御回路によって、第２
乃至第Ｎのスレーブ・ノードと制御マスタ・ノードとの
接続をこの順番に行いながら、順次、第１乃至第Ｎのス
レーブ・ノードのアドレス設定を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バス型のトポロジを用
い、マスタ・スレーブ型の通信制御手段を採用したシリ
アル通信システムに関し、特にバス型シリアル通信シス
テムを構成する複数のスレーブ・ノードの各々にアドレ
スを設定するアドレス設定方法に関する。

【０００２】

【従来の技術】シリアル通信システムの１つとして、バ
ス型のトポロジを用い、マスタ・スレーブ型の通信制御
手段を採用したシステムがある。このようなバス型シリ
アル通信システムは、主シリアル・バスと、この主シリ
アル・バスにブランチ接続された複数のスレーブ・ノー
ドと、これら複数のスレーブ・ノードの各々と主シリア
ル・バスを介して通信を行う制御マスタ・ノードとを有
する。制御マスタ・ノードは、通信制御を一手に引き受
けるセンタとして動作する。換言すれば、通信は制御マ
スタ・ノードの制御下で行われる。

【０００３】制御マスタ・ノードは、複数のスレーブ・
ノードのうちのどれか１つと通信を行うため、まず、複
数のスレーブ・ノードの１つを指定する。そして、制御
マスタ・ノードはこの指定したスレーブ・ノードとの間
で通信を行う。このようなスレーブ・ノードの指定は、
このスレーブ・ノードに割り当てられたアドレスを指定
することによって行う。したがって、主シリアル・バス
にブランチ接続された複数のスレーブ・ノードには、そ
れぞれ、異なるアドレスが割り当てられていなければな
らない。このような状況において、複数のスレーブ・ノ
ードの各々は、制御マスタ・ノードから主シリアル・バ
ス上に送出されたアドレス情報を常に監視しており、こ
のアドレス情報が自スレーブ・ノードに予め設定してあ
るアドレスを示すアドレス情報に一致するか否かを判断
し、これらアドレス情報が一致した場合に、制御マスタ
・ノードとの間で通信を行うことができる。したがっ
て、このようなバス型シリアル通信システムを構築する
ためには、実際にデータ通信を行う前に、主シリアル・
バスにブランチ接続された複数のスレーブ・ノードに、
それぞれ、別々のアドレスを設定しておく必要がある。
換言すれば、各スレーブ・ノードは、自ノードにアドレ
スを設定するためのアドレス設定回路を備えていなけれ
ばならない。

【０００４】従来、このようなアドレス設定を、次に説
明するような、大きく分けて２種類の方法のいずれかで
行っている。

【０００５】図４にそのうちの１つの従来のアドレス設
定方法が適用されるバス型シリアル通信システムを示
す。

【０００６】バス型シリアル通信システムは、制御マス
タ・ノード１と、この制御マスタ・ノード１のシリアル
通信用入出力端子ＴＸ／ＲＸに接続された主シリアル・
バス２と、この主シリアル・バス２にブランチ接続され
た複数のスレーブ・ノード（図４には１つのスレーブ・
ノード３−１のみを図示する）とを有する。複数のスレ
ーブ・ノードは同一の構成を有するので、ここでは、ス
レーブ・ノード３−１の構成についてのみ説明する。ま
た、複数のスレーブ・ノードに設定されるアドレスを表
すアドレス情報は８ビットで表されるとする。さらに、
図４中では、スレーブ・ノード３−１のアドレス制御回
路の構成についてのみ図示してあるが、、スレーブ・ノ
ード３−１内のその他の構成については、アドレス設定
の説明に必要がないので、省略する。

【０００７】スレーブ・ノード３−１のアドレス制御回
路は、自ノードにアドレス情報を設定するための８本の
アドレス設定端子４０と、シリアル／パラレル変換回路
１０と、内部バス１１と、アドレス・レジスタ１３と、
比較器１４とを有する。

【０００８】シリアル／パラレル変換回路１０は、主シ
リアル・バス２と内部バス１１との間に接続されてい
る。シリアル／パラレル変換回路１０は、主シリアル・
バス２上のシリアル情報を８ビットのパラレル情報に変
換して内部バス１１に送出し、逆に、内部バス１１上の
８ビットのパラレル情報をシリアル情報に変換して主シ
リアル・バス２へ送出する。ここで、制御マスタ・ノー
ド１から主シリアル・バス２上に送出されるシリアル情
報の中には複数のスレーブ・ノードの１つを指定するた
めのアドレス情報がある。

【０００９】アドレス・レジスタ１３は内部バス１１を
介してシリアル／パラレル変換回路１０に接続さてい
る。アドレス・レジスタ１３は制御マスタ・ノード１か
ら送出された上記シリアルのアドレス情報をシリアル／
パラレル変換回路１０を介して８ビットパラレルのアド
レス情報として受信して保持する。

【００１０】比較器１４は、アドレス・レジスタ１３と
アドレス設定端子４０との間に接続されている。比較器
１４は、アドレス設定端子４０で設定された自ノードの
アドレスを表す設定アドレス情報とアドレス・レジスタ
１３に保持された８ビットの受信アドレス情報とを比較
し、これら両者のアドレス情報が一致したときに動作イ
ネーブル信号を出力する。この動作イネーブル信号は、
本スレーブ・ノード３−１全体の動作を制御する制御ユ
ニット（図示せず）に供給される。この動作イネーブル
信号に応答して、制御ユニットは主シリアル・バス２を
介して制御マスタ・ノード１との間でデータ通信を行
う。

【００１１】このように、図４に示す従来例では、受信
した情報が自己のノードに対する情報であるか否かの認
識を、アドレス設定端子４０で設定された設定アドレス
情報と、アドレス・レジスタ１３に格納される送信され
てきた受信アドレス情報とを、比較器１４によって比較
することによって行っている。

【００１２】上述したように、図４に示す従来例では、
アドレス設定回路として８本のアドレス設定端子４０を
備えている。各アドレス設定端子４０は、抵抗等により
にプルアップまたはプルダウンする必要がある。

【００１３】図５に他の従来のアドレス設定方法が適用
されるバス型シリアル通信システムを示す。

【００１４】図５に示す従来のバス型シリアル通信シス
テムは、スレーブ・ノード３−１がアドレス設定端子４
０の代りに内蔵ＲＯＭ４１を有している点を除いて、図
４に示したものと同様の構成を有する。従って、図４に
示すものと同様の機能を有するものには同一の参照符号
を付し、それらについては説明を簡単にするためにその
説明は省略する。すなわち、この従来例では、アドレス
設定回路として内蔵ＲＯＭ４１を備えている。この内蔵
ＲＯＭ４１には、スレーブ・ノード３−１自身の持つ固
有のアドレス情報が記憶される。

【００１５】図５に示す従来例では、受信した情報が自
己のノードに対する情報であるか否かの認識を、内蔵Ｒ
ＯＭ４１に記憶されている自ノード固有のアドレス情報
と、アドレス・レジスタ１３に入力される受信アドレス
情報とを、比較器１４によって比較することによって行
っている。

【００１６】

【発明が解決しようとする課題】図４に示す従来のアド
レス設定方法では、各スレーブ・ノードのアドレス設定
をアドレス設定端子４０によって行っているため、シリ
アル通信用の入出力端子の他にアドレス設定端子が数多
く必要であり、部品点数の増加、パッケージの大型化に
つながり、コストの上昇を招くという欠点がある。さら
に、アドレス設定端子は、抵抗等によりにプルアップま
たはプルダウンする必要があるので、基板の大型化、実
装点数の増加による信頼性の低下を引き起こすといった
欠点があった。

【００１７】また、図５に示す従来のアドレス設定方法
では、スレーブ・ノードのアドレスが内蔵ＲＯＭ４１に
よって固定されるため、システム変更があった場合でも
スレーブ・ノードのアドレスを容易に変更することがで
きず、システムの柔軟性にかけるという欠点があった。
さらに、モノリシックＩＣでアドレス制御回路を製造し
た場合、内蔵ＲＯＭ４１がマスクＲＯＭであればスレー
ブ・ノードの数だけＩＣの品種を持つ必要があるため、
コストの増加と管理工数の増大を招くという欠点があ
る。また、内蔵ＲＯＭ４１がプログラマブルＲＯＭであ
れば、個々のアドレス制御用ＩＣに対してすべてアドレ
ス情報を書き込むという書込み処理を行う作業工数が必
要であり、やはりコストが増大するという欠点があっ
た。

【００１８】したがって、本発明の目的は、部品点数の
低減、基板の小型化、実装点数の低減を行え、信頼性を
向上できるアドレス設定方法を提供することにある。

【００１９】本発明の他の目的は、各スレーブ・ノード
のアドレスを容易に変更でき、システムとして高い柔軟
性をもつアドレス設定方法を提供することにある。

【００２０】

【課題を解決するための手段】本発明の第１の態様によ
るアドレス設定方法は、制御マスタ・ノードにシリアル
・データ送受信用の主シリアル・バスを介して第１乃至
第Ｎのスレーブ・ノードがこの順番に接続されているバ
ス型シリアル通信システムにおける、前記第１乃至第Ｎ
のスレーブ・ノードにアドレスを設定する方法であっ
て、前記主シリアル・バスは、第１乃至第（Ｎ−１）の
ノード制御回路によって隔てられ、それぞれ、第１乃至
第Ｎのスレーブ・ノードが接続された第１乃至第Ｎの主
シリアル・バスから成り、前記アドレス設定方法は、前
記バス型シリアル通信システムを初期電源投入すること
によって、前記第１乃至第Ｎのスレーブ・ノードと前記
第１乃至第（Ｎ−１）のノード制御回路とをパワー・オ
ン・リセットすると共に、前記第１のスレーブ・ノード
と前記第１のノード制御回路のみを前記第１の主シリア
ル・バスを介して前記制御マスタ・ノードに電気的に接
続し；前記制御マスタ・ノードが前記第１乃至前記第Ｎ
のスレーブ・ノード用の第１乃至第Ｎのアドレス情報
を、順次、前記第１の主シリアル・バス上に送出し、そ
れによって、前記第１乃至前記第（Ｎ−１）のノード制
御回路は、それぞれ、前記第１乃至前記第（Ｎ−１）の
アドレス情報を受けたときに、各自の入力と出力とを電
気的に接続して、前記第２乃至前記第Ｎのスレーブ・ノ
ードを、順次、前記制御マスタ・ノードに接続させ、そ
れと共に、前記第１乃至前記第Ｎのスレーブ・ノード
は、前記パワー・オン・リセット後に、最初に受信した
アドレス情報を自己のアドレスとして設定することによ
って、前記第１乃至前記第Ｎのスレーブ・ノードに、そ
れぞれ、前記第１乃至前記第Ｎのアドレス情報が自己の
アドレスとして設定されるステップを含むことを特徴と
する。

【００２１】本発明の第２の態様によるアドレス設定方
法は、制御マスタ・ノードにシリアル・データ送受信用
の主シリアル・バスとクロック信号送出用のクロック信
号線とを介して第１乃至第Ｎのスレーブ・ノードがこの
順番に接続されているバス型シリアル通信システムにお
ける、前記第１乃至第Ｎのスレーブ・ノードにアドレス
を設定する方法であって、前記クロック信号線は、第１
乃至第（Ｎ−１）のノード制御回路によって隔てられ、
それぞれ、第１乃至第Ｎのスレーブ・ノードが接続され
た第１乃至第Ｎのクロック信号線から成り、前記アドレ
ス設定方法は、前記バス型シリアル通信システムを初期
電源投入することによって、前記第１乃至第Ｎのスレー
ブ・ノードと前記第１乃至第（Ｎ−１）のノード制御回
路とをパワー・オン・リセットすると共に、前記第１の
スレーブ・ノードと前記第１のノード制御回路のみを前
記第１のクロック信号によって前記制御マスタ・ノード
からのシリアル・データを受信可能状態にし；前記制御
マスタ・ノードが前記第１乃至前記第Ｎのスレーブ・ノ
ード用の第１乃至第Ｎのアドレス情報をクロック信号に
同期して、順次、前記主シリアル・バス上に送出し、そ
れによって、前記第１乃至前記第（Ｎ−１）のノード制
御回路は、それぞれ、前記第１乃至前記第（Ｎ−１）の
アドレス情報に同期したクロック信号を受けたときに、
各自の入力と出力とを電気的に接続して、前記第２乃至
前記第Ｎのスレーブ・ノードを、順次、前記制御マスタ
・ノードからのシリアル・データを受信可能状態にし、
それと共に、前記第１乃至前記第Ｎのスレーブ・ノード
は、前記パワー・オン・リセット後に、最初に受信した
アドレス情報を自己のアドレスとして設定することによ
って、前記第１乃至前記第Ｎのスレーブ・ノードに、そ
れぞれ、前記第１乃至前記第Ｎのアドレス情報が自己の
アドレスとして設定されるステップを含むことを特徴と
する。

【００２２】

【作用】本発明によるアドレス設定方法では、初期電源
投入時のパワー・オン・リセットにより、各スレーブ・
ノード内のアドレス記憶回路が初期化されるとともに、
各ノード制御回路も初期化される。そのため、各ノード
制御回路は入力信号を遮断し出力を行わない。この結
果、制御マスタ・ノードのシリアル信号入出力端子に接
続される主シリアル・バスには、第１のスレーブ・ノー
ドと第１のノード制御回路のみが電気的に接続され、他
のスレーブ・ノードおよびノード制御回路は電気的に遮
断された状態となっている。

【００２３】前述した初期状態において、制御マスタ・
ノードはまず、第１のスレーブ・ノードに対しアドレス
情報となるシリアル信号、たとえば８発のシリアル・パ
ルス信号を送信する。第１のスレーブ・ノードは、受信
したシリアル信号を自己のアドレス情報としてアドレス
記憶回路に記憶する。このとき、第１のノード制御回路
にも同一の信号が入力され、第１のノード制御回路は第
１のスレーブ・ノードがアドレス設定されるのに必要な
パルス数、例えば８発のシリアル・パルス信号が入力さ
れたことを検知して、入力側の主シリアル・バスを次段
の主シリアル・バスと電気的に接続する。

【００２４】制御マスタ・ノードより順次各スレーブ・
ノードのアドレス情報となるシリアル・パルス信号を出
力すれば、各ノード制御回路は順次入力側の主シリアル
・バスと出力側の主シリアル・バスとを電気的に接続す
るため、各スレーブ・ノードのアドレス情報の設定が行
われる。

【００２５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。［実施例１］図１（Ａ）は本発明の第１の実施例による
アドレス設定方法が適用されるバス型シリアル通信シス
テムの全体を示すブロック図である。

【００２６】図示のバス型シリアル通信システムは、制
御マスタ・ノード１と、第１乃至第Ｎの主シリアル・バ
ス２−１，２−２，２−３，…，２−（Ｎ−１），２−
Ｎと、第１乃至第Ｎのスレーブ・ノード３−１，３−
２，…，３−Ｎと、第１乃至第（Ｎ−１）のノード制御
回路４−１，４−２，…，４−（Ｎ−１）とを有する。

【００２７】制御マスタ・ノード１は、シリアル通信の
制御と、後述するような各スレーブ・ノードのアドレス
設定とを行う。制御マスタ・ノード１のシリアル通信用
入出力端子ＴＸ／ＲＸには、第１の主シリアル・バス２
−１を介して、第１のスレーブ・ノード３−１のシリア
ル通信用入出力端子ＴＸ／ＲＸと第１のノード制御回路
４−１の入力端子とが接続されている。第１のノード制
御回路４−１の出力端子には、第２の主シリアル・バス
２−２を介して、第２のスレーブ・ノード３−２のシリ
アル通信用入出力端子ＴＸ／ＲＸと第２のノード制御回
路４−２の入力端子とが接続されている。同様に、第２
のノード制御回路４−２の出力端子には、第２の主シリ
アル・バス２−２を介して、第３のスレーブ・ノード
（図示せず）のシリアル通信用入出力端子ＴＸ／ＲＸと
第３のノード制御回路（図示せず）の入力端子とが接続
されている。最後に、入力端子に第（Ｎ−１）の主シリ
アル・バス２−（Ｎ−１）が接続された第（Ｎ−１）の
ノード制御回路４−（Ｎ−１）には、第Ｎの主シリアル
・バス２−Ｎを介して第Ｎのスレーブ・ノード３−Ｎが
接続されている。

【００２８】このように、主シリアル・バスは、第１乃
至第（Ｎ−１）のノード制御回路４−１〜４−（Ｎ−
１）によって隔てられ、それぞれ、第１乃至第Ｎのスレ
ーブ・ノード３−１〜３−Ｎが接続された、第１乃至第
Ｎの主シリアル・バス２−１〜２−Ｎから成る。第１乃
至第（Ｎ−１）のノード制御回路４−１〜４−（Ｎ−
１）の各々は、初期電源投入時のパワー・オン・リセッ
ト後、後述するような所定の条件を満足したときに、制
御マスタ・ノード１からのシリアル信号を次段へ伝達す
るのを許可する。

【００２９】図１（Ｂ）は、図１（Ａ）中の第１のスレ
ーブ・ノード３−１内のアドレス制御回路の内部構成
と、第１のノード制御回路４−１の内部構成とを詳細に
示すブロック図である。

【００３０】第１のスレーブ・ノード３−１内のアドレ
ス制御回路は、アドレス設定端子４０（図４）或いは内
蔵ＲＯＭ４１（図５）の代わりに、アドレス記憶回路１
２を有している点を除いて、図４或いは図５に示すもの
と同様の構成を有する。従って、図４或いは図５に示す
ものと同様の機能を有するものには同一の参照符号を付
し、それらについては説明を簡単にするためにその説明
は省略する。

【００３１】アドレス記憶回路１２は、パワー・オン・
リセット後、最初に入力されたアドレス情報を自スレー
ブ・ノード３−１のアドレス情報として記憶する。本実
施例では、アドレス・レジスタ１３は、パワー・オン・
リセット後、２回目以降に受信したアドレス情報を記憶
する。

【００３２】尚、第２乃至第Ｎのスレーブ・ノード３−
２〜３−Ｎも、図示はしないが、図１（Ｂ）に示した第
１のスレーブ・ノード３−１内のアドレス制御回路と同
様の構成のアドレス制御回路を有している。

【００３３】第１のノード制御回路４−１は、エッジ検
出回路１５と、カウンタ１６と、パワー・オン・リセッ
ト回路１７と、ＳＲフリップ・フロップ回路１８と、ア
ナログ・スイッチ１９とを有する。

【００３４】エッジ検出回路１５は、第１の主シリアル
・バス２−１上のシリアル・データの立ち上がりエッジ
を検出し、エッジ検出信号を出力する。カウンタ１６
は、エッジ検出回路１５からのエッジ検出信号の回数を
計数し、この回数が所定の計数値（本実施例では８回）
に達すればキャリー信号を出力する。パワー・オン・リ
セット回路１７は、電源投入時の内部回路初期化の為の
回路であって、電源投入時にパワー・オン・リセット信
号を出力する。ＳＲフリップ・フロップ回路１８は、キ
ャリー信号をセット入力端子Ｓで受け、パワー・オン・
リセット信号をリセット入力端子Ｒで受ける。したがっ
て、ＳＲフリップ・フロップ回路１８は、パワー・オン
・リセット信号に応答して論理“０”レベルにリセット
され、キャリー信号に応答して論理“１”レベルにセッ
トされる。ＳＲフリップ・フロップ回路１８はその出力
端子Ｑから制御信号を出力する。

【００３５】この制御信号はアナログ・スイッチ１９の
制御入力端子ＣＯＮＴに供給される。アナログ・スイッ
チ１９の信号入力端子ＩＮは第１の主シリアル・バス２
−１に接続され、信号出力端子ＯＵＴは第２の主シリア
ル・バス２−２に接続されている。すなわち、アナログ
・スイッチ１９は、第１のノード制御回路４−１の入力
ＩＮと出力ＯＵＴとを電気的に断続させるためのスイッ
チである。制御信号としてＳＲフリップ・フロップ回路
１８から論理“１”レベルのセット信号を受けとったと
き、アナログ・スイッチ１９は第１のノード制御回路４
−１の入力ＩＮと出力ＯＵＴとを電気的に接続する。逆
に、制御信号としてＳＲフリップ・フロップ回路１８か
ら論理“０”レベルのリセット信号を受けとったとき、
アナログ・スイッチ１９は第１のノード制御回路４−１
の入力ＩＮと出力ＯＵＴとを電気的に切断する。

【００３６】尚、図示はしていないが、第２乃至第（Ｎ
−１）のノード制御回路４−２〜４−（Ｎ−１）も、図
１（Ｂ）に示した第１のノード制御回路４−１と同様の
構成を有している。

【００３７】図２は図１に示したバス型シリアル通信シ
ステムのアドレス設定方法の動作を説明するためのタイ
ミング図である。図２において、Ｔ_Aは制御マスタ・ノ
ード１からの送信信号を示す。Ｔ_Bは第１の主シリアル
・バス２−１上の信号を示す。Ｔ_Cは第１のノード制御
回路４−１内の制御信号を示す。Ｔ_Dは第２の主シリア
ル・バス２−２上の信号を示す。Ｔ_Eは第２のノード制
御回路４−２内の制御信号を示す。Ｔ_Fは第（Ｎ−１）
（最終段）のノード制御回路４−（Ｎ−１）内の制御信
号を示す。Ｔ_Gは第Ｎの主シリアル・バス２−Ｎ上の信
号を示す。Ｔ_Hは本システムの電源信号を示す。

【００３８】以下、図１および図２を参照して、本発明
の第１の実施例によるバス型シリアル通信システムのア
ドレス設定方法について説明する。

【００３９】本実施例において、シリアル信号の変調方
式はＰＷＭ変調方式であるとし、調歩同期方式のシリア
ル通信とする。例えば、シリアル・データの論理“１”
レベルの信号はデューティ比が６０％のＰＷＭ変調と
し、シリアル・データの論理“０”レベルの信号はデュ
ーティ比が３０％のＰＷＭ変調とする。つまり、１ビッ
トのシリアル・データに必ず１回の立ち上がりエッジを
持つことになる。

【００４０】また、接続されるスレーブ・ノードの数Ｎ
は（２⁸−１）個とし、アドレス・データ長は８ビット
と定義する。つまり、１つのスレーブ・ノードのアドレ
ス設定に必要なパルス数は“８”となり、各ノード制御
回路４−１，４−２，…，４−（Ｎ−１）内のカウンタ
１６は８進カウンタとなる。

【００４１】まず、図１（Ａ）に示すバス型シリアル通
信システム全体に電源が投入され、バス型シリアル通信
システムが動作を開始した時点について説明する。

【００４２】電源投入直後よりパワー・オン・リセット
が動作する。このため、ノード制御回路４−１，４−
２，…，４−（Ｎ−１）内のＳＲフリップ・フロップ回
路１８は、各ノード制御回路のパワー・オン・リセット
回路１７によりリセットされ、制御信号によりアナログ
・スイッチ１９をオフ（入力と出力を電気的に切断）す
る。つまり、図１（Ａ）において、制御マスタ・ノード
１と第１のスレーブ・ノード３−１と第１のノード制御
回路４−１の入力とは第１の主シリアル・バス２−１を
介して電気的に接続されているが、第１のノード制御回
路４−１によって第１の主シリアル・バス２−１と第２
の主シリアル・バス２−２とは電気的に切断されている
ので、第１のノード制御回路４−１より後段にある第２
乃至第Ｎのスレーブ・ノード３−２〜３−Ｎは制御マス
タ・ノード１とは電気的に切断された状態にある。ま
た、パワー・オン・リセットにより、第１乃至第Ｎのス
レーブ・ノード３−１，３−２，…，３−Ｎ内のアドレ
ス記憶回路１２も初期化されている。

【００４３】次に、電源投入時のパワー・オン・リセッ
トが解除された時点以後の動作について説明する。

【００４４】この時点より、制御マスタ・ノード１は各
スレーブ・ノード３−１〜３−Ｎに対してアドレス設定
動作を行う。具体的には、制御マスタ・ノード１は図２
のＴ_Aに示すように、各スレーブ・ノード３−１〜３−
Ｎの固有のアドレスとなるアドレス・データ１，アドレ
ス・データ２，…，アドレス・データＮ−１，アドレス
・データＮを、順次シリアル送信する。このときの各ア
ドレス・データは、前述したように、８ビットである。

【００４５】図２のＴ_Bに示されるように、制御マスタ
・ノード１から出力されたシリアル信号は、そのまま、
第１の主シリアル・バス２−１を介して第１のスレーブ
・ノード３−１と第１のノード制御回路４−１とに供給
される。

【００４６】第１のスレーブ・ノード３−１では、供給
されたシリアル信号（アドレス・データ１）をシリアル
・パラレル変換回路１０でパラレル信号とし、内部バス
１１に伝送する。この供給されたシリアル信号はパワー
・オン・リセット後に最初に第１のスレーブ・ノード３
−１に入力されたシリアル信号であるので、アドレス記
憶回路１２は、パラレル変換されたアドレス・データ
（１）を自己のアドレス情報として記憶する。この時、
アドレス・レジスタ１３は初期状態のままなので、比較
器１４でアドレス記憶回路１２の内容とアドレス・レジ
スタ１３の内容とを比較しても両者は一致せず、比較器
１４からは動作イネーブル信号は出力されない。

【００４７】一方、第１のノード制御回路４−１では、
供給されたシリアル信号の立ち上がりエッジをエッジ検
出回路１５で検出し、エッジ検出信号をカウンタ１６へ
供給する。カウンタ１６は、供給されたエッジ検出信号
を計数し、この計数値が“８”となった時点でキャリー
信号をＳＲフリップ・フロップ回路１８へ供給する。キ
ャリー信号に応答して、ＳＲフリップ・フロップ回路１
８はセットされ、制御信号をアクティブとし、すなわ
ち、制御信号として論理“１”レベルのセット信号を出
力する（図２のＴ_C参照）。制御信号がアクティブにな
ると、アナログ・スイッチ１９はオン状態となり、第１
のノード制御回路４−１の入力ＩＮと出力ＯＵＴとを電
気的に接続する。これにより、第２の主シリアル・バス
２−２に制御マスタ・ノード１からの出力信号が伝えら
れることになる（図２のＴ_D参照）。

【００４８】この時点で、制御マスタ・ノード１からの
出力信号である、アドレス・データ２は、第１のスレー
ブ・ノード３−１、第１のノード制御回路４−１、第２
のスレーブ・ノード３−２、及び第２のノード制御回路
４−２にのみ入力され、それ以外の第３乃至第Ｎのスレ
ーブ・ノード３−３〜３−Ｎ及び第３乃至第（Ｎ−１）
のノード制御回路４−３〜４−（Ｎ−１）にはまだ入力
されない。

【００４９】第２のスレーブ・ノード３−２では、アド
レス・データ２がパワー・オン・リセット後最初に入力
されたシリアル信号であるので、前述した第１のスレー
ブ・ノード３−１の動作と同様の手順でアドレス・デー
タ２を自己のアドレス情報として記憶する。

【００５０】また、第２のノード制御回路４−２も入力
されたシリアル信号の立ち上がりエッジを検出し、第１
のノード制御回路４−１と同様に、“８”を計数した時
点で、第２のノード制御回路４−２の入力と出力とを電
気的に接続する。

【００５１】この時、第１のスレーブ・ノード３−１に
もアドレス・データ２が入力されるが、第１のスレーブ
・ノード３−１内のアドレス記憶回路１２にはすでにア
ドレス・データ（１）が記憶されているため、入力され
たアドレス・データ（１）はアドレス・レジスタ１３に
保存される。第１のスレーブ・ノード３−１では、アド
レス・レジスタ１３の内容とアドレス記憶回路１２の内
容とを比較器１４にて比較する。それらが一致しないた
め、比較器１４は動作イネーブル信号を出力せず、第１
のスレーブ・ノード３−１は動作を開始しない。

【００５２】また、第１のノード制御回路４−１にも順
次シリアル信号が入力されるが、制御信号はアクティブ
のままなので、動作に変化はない。

【００５３】このようにして、順次、制御マスタ・ノー
ド１からのシリアル信号により、各スレーブ・ノードの
アドレス設定とスレーブ・ノードの接続を行っていき、
最終段の、すなわち、第Ｎのスレーブ・ノード３−Ｎの
アドレス設定が終了した時点で、本実施例のシリアル通
信システムはすべてのスレーブ・ノードが制御マスタ・
ノード１に接続されたことになり、完全なバス型シリア
ル通信システムとなる。

【００５４】この様に、初期電源投入後に、一度、制御
マスタ・ノード１からのアドレス・データ送信により、
順次、主シリアル・バスの接続が行われると共に、各ス
レーブ・ノードのアドレス設定が行われる。全スレーブ
・ノードのアドレス設定が終了した後は、各スレーブ・
ノードが別々な自己のアドレスを持つことになるので、
制御マスタ・ノード１より自由に任意のスレーブ・ノー
ドをアクセスすることが可能となる。

【００５５】本実施例においては、ノード制御回路内の
エッジ検出回路１５はシリアル・データ中の立ち上がり
エッジを検出しているが、立ち下がりエッジを検出する
ことにしても良い。また、本実施例において、シリアル
信号の変調方式は１ビットのシリアル・データに対して
必ず１回の立ち上がりエッジまたは立ち下がりエッジが
発生するＰＷＭ変調方式としたが、他の変調方式でも良
い。例えば、１つのスレーブ・ノードのアドレス設定に
必要なシリアル・データ中の立ち上がりエッジまたは立
ち下がりエッジの数が固定で有れば、変調方式はＮＲＺ
変調方式やＲＺ変調方式であっても、各ノード制御回路
内のカウンタ１６の計数値を変えるだけで対応可能であ
る。

【００５６】上述した実施例は調歩同期方式のバス型シ
リアル通信システムの例であるが、本発明は、次に述べ
るような、クロック同期方式のバス型シリアル通信シス
テムにも適用可能である。［実施例２］図３（Ａ）は本発明の第２の実施例による
アドレス設定方法が適用されるバス型シリアル通信シス
テムの全体を示すブロック図である。

【００５７】本実施例のバス型シリアル通信システム
は、主シリアル・バス２が常時すべてのスレーブ・ノー
ド３−１〜３−Ｎに接続され、その代わりに、後述する
ようなクロック信号線を有している点を除いて、図１
（Ａ）に示すものと同様の構成を有する。したがって、
図１に示すものと同様の機能を有するものには同一の参
照符号を付し、それらについては説明を簡単にするため
に、その説明を省略する。

【００５８】クロック信号線は、制御マスタ・ノード１
ａがそのクロック出力端子ＣＬＫからシリアル通信用の
同期クロックを供給するための信号線である。本実施例
におけるクロック信号線は、図１（Ａ）に示す主シリア
ル・バスと同様の構成を有している。すなわち、クロッ
ク信号線は、第１乃至第（Ｎ−１）のノード制御回路４
−１〜４−（Ｎ−１）によって隔てられ、それぞれ、第
１乃至第Ｎのスレーブ・ノード３−１〜３−Ｎが接続さ
れた、第１乃至第Ｎのクロック信号線３１−１，３１−
２，３１−３，…，３１−（Ｎ−１），３１−Ｎから成
る。

【００５９】図３（Ｂ）は、図３（Ａ）中の第１のスレ
ーブ・ノード３−１内のアドレス制御回路の内部構成
と、第１のノード制御回路４−１の内部構成とを詳細に
示すブロック図である。

【００６０】図３（Ｂ）に示す第１のスレーブ・ノード
３−１と図１（Ｂ）に示す第１のスレーブ・ノード３−
１とは次の点で相違する。すなわち、図１（Ｂ）では、
第１のスレーブ・ノード３−１が非同期式のシリアル・
パラレル変換回路１０を有しているのに対して、図３
（Ｂ）では、第１のスレーブ・ノード３−１がクロック
同期式のシリアル・パラレル変換回路１０ａを有してい
ることである。したがって、シリアル・パラレル変換回
路１０ａは、主シリアル・バス２ばかりでなく、第１の
クロック信号線３１−１にも接続されている。

【００６１】また、図１（Ｂ）に示す第１のノード制御
回路４−１には制御マスタ・ノード１から第１の主シリ
アル・バス２−１を介してシリアル信号が供給されてい
るのに対して、図３（Ｂ）に示す第１のノード制御回路
４−１には制御マスタ・ノード１ａから第１のクロック
信号線３１−１を介してクロック信号が供給される。

【００６２】図２は図３に示したバス型シリアル通信シ
ステムのアドレス設定方法の動作を説明するためにも使
用される。但し、この場合、Ｔ_Bは第１のクロック信号
線３１−１上のクロック信号を示し、Ｔ_Dは第２のクロ
ック信号線３１−２のクロック信号を示し、Ｔ_Gは第Ｎ
のクロック信号線３１−Ｎ上のクロック信号を示すもの
とする。

【００６３】以下、図３および図２を参照して、本発明
の第２の実施例によるバス型シリアル通信システムのア
ドレス設定方法について説明する。

【００６４】本実施例において、シリアル信号の変調方
式はＮＲＺ変調方式またはＲＺ変調方式であるとし、ク
ロック同期方式のシリアル通信とする。また、クロック
信号の立ち上がりエッジにおいて、シリアル・データが
確定する方式とする。つまり、シリアル・データ１ビッ
トにつき、クロック信号が１回の立ち上がりエッジを持
つことになる。

【００６５】また、接続されるスレーブ・ノードの数Ｎ
は（２⁸−１）個とし、アドレス・データ長は８ビット
と定義する。つまり、１つのスレーブ・ノードのアドレ
ス設定に必要なクロック・パルス数は“８”となり、各
ノード制御回路４−１，４−２，…，４−（Ｎ−１）内
のカウンタ１６はすべて進カウンタとなる。

【００６６】まず、図３（Ａ）に示すバス型シリアル通
信システム全体に電源が投入され、バス型シリアル通信
システムが動作を開始した時点について説明する。

【００６７】電源投入直後よりパワー・オン・リセット
が動作する。このため、ノード制御回路４−１，４−
２，…，４−（Ｎ−１）内のＳＲフリップ・フロップ回
路１８は、各ノード制御回路のパワー・オン・リセット
回路１７によりリセットされ、制御信号によりアナログ
・スイッチ１９をオフ（入力ＩＮと出力ＯＵＴを電気的
に切断）する。つまり、図３（Ａ）において、制御マス
タ・ノード１ａと各スレーブ・ノードは主シリアル・バ
ス２によって接続され、シリアル・データの伝送路は確
保されている。しかし、クロック信号線に関しては、制
御マスタ・ノード１ａと第１のスレーブ・ノード３−１
と第１のノード制御回路４−１のクロック信号入力のみ
が第１のクロック信号線３１−１によって電気的に接続
されているが、第１のノード制御回路４−１によって第
１のクロック信号線３１−１と第２のクロック信号線３
１−２とは電気的に切断されているので、第１のノード
制御回路４−１より後段にある第２乃至第Ｎのスレーブ
・ノード３−２〜３−Ｎは制御マスタ・ノード１ａとは
電気的に遮断された状態にある。また、パワー・オン・
リセットにより、第１乃至第Ｎのスレーブ・ノード３−
１，３−２，…，３−Ｎ内のアドレス記憶回路１２も初
期化されている。

【００６８】次に、電源投入時のパワー・オン・リセッ
トが解除された時点以後の動作について説明する。

【００６９】この時点より、制御マスタ・ノード１ａは
各スレーブ・ノード３−１〜３−Ｎに対してアドレス設
定動作を行う。具体的には、制御マスタ・ノード１ａは
図２のＴ_Aに示すように、各スレーブ・ノード３−１〜
３−Ｎの固有のアドレスとなるアドレス・データ１，ア
ドレス・データ２，…，アドレス・データＮ−１，アド
レス・データＮを、順次シリアル送信する。このときの
各アドレス・データは、前述したように、８ビットのデ
ータである。

【００７０】図２のＴ_Bに示されるように、制御マスタ
・ノード１ａからは、シリアル・データに同期してクロ
ック信号も出力される。制御マスタ・ノード１ａから出
力されたシリアル・データは、そのまま、主シリアル・
バス２を介してすべてのスレーブ・ノード３−１〜３−
Ｎに伝送されることになる。しかし、第１のスレーブ・
ノード３−１以外のスレーブ・ノード３−２〜３−Ｎで
は、クロック信号が供給されないため、シリアル・デー
タは無効となる。

【００７１】第１のスレーブ・ノード３−１では、供給
されたシリアル信号（アドレス・データ１）を、第１の
クロック信号線３１−１を介して入力したクロック信号
に同期して、シリアル・パラレル変換回路１０ａにより
パラレル信号とし、内部バス１１に伝送する。この供給
されたシリアル信号はパワー・オン・リセット後に最初
に第１のスレーブ・ノード３−１に入力されたシリアル
信号であるので、アドレス記憶回路１２は、パラレル変
換されたアドレス・データ（１）を自己のアドレス情報
として記憶する。この時、アドレス・レジスタ１３は初
期状態のままなので、比較器１４でアドレス記憶回路１
２の内容とアドレス・レジスタ１３の内容とを比較して
も両者は一致せず、比較器１４からは動作イネーブル信
号は出力されない。

【００７２】一方、第１のノード制御回路４−１では、
供給されたクロック信号の立ち上がりエッジをエッジ検
出回路１５で検出し、エッジ検出信号をカウンタ１６へ
供給する。カウンタ１６では、供給されたエッジ検出信
号を計数し、この計数値が“８”となった時点でキャリ
ー信号をＳＲフリップ・フロップ回路１８へ供給する。
キャリー信号に応答して、ＳＲフリップ・フロップ回路
１８はセットされ、制御信号をアクティブとし、すなわ
ち、制御信号として論理“１”レベルのセット信号を出
力する（図２のＴ_C参照）。制御信号がアクティブにな
ると、アナログ・スイッチ１９はオン状態となり、第１
のノード制御回路４−１の入力ＩＮと出力ＯＵＴとを電
気的に接続する。これにより、第２のクロック信号線３
１−２に制御マスタ・ノード１ａからのクロック信号が
伝えられることになる（図２のＴ_D参照）。

【００７３】この時点で、制御マスタ・ノード１ａから
のクロック信号は、第１のスレーブ・ノード３−１、第
１のノード制御回路４−１、第２のスレーブ・ノード３
−２、及び第２のノード制御回路４−２にのみ入力さ
れ、それ以外の第３乃至第Ｎのスレーブ・ノード３−３
〜３−Ｎ及び第３乃至第（Ｎ−１）のノード制御回路４
−３〜４−（Ｎ−１）にはまだ入力されない。

【００７４】第２のスレーブ・ノード３−２では、アド
レス・データ２がパワー・オン・リセット後最初に入力
されたシリアル信号であるので、前述した第１のスレー
ブ・ノード３−１の動作と同様の手順でアドレス・デー
タ２を自己のアドレス情報として記憶する。

【００７５】また、第２のノード制御回路４−２も入力
されたクロック信号の立ち上がりエッジを検出し、第１
のノード制御回路４−１と同様に、“８”を計数した時
点で、第２のノード制御回路４−２の入力と出力とを電
気的に接続する。

【００７６】この時、第１のスレーブ・ノード３−１に
もクロック信号に同期してアドレス・データ２が入力さ
れるが、第１のスレーブ・ノード３−１内のアドレス記
憶回路１２にはすでにアドレス・データ（１）が記憶さ
れているため、入力されたアドレス・データ（２）はア
ドレス・レジスタ１３に保存される。第１のスレーブ・
ノード３−１では、アドレス・レジスタ１３の内容とア
ドレス記憶回路１２の内容とを比較器１４にて比較す
る。それらが一致しないため、比較器１４は動作イネー
ブル信号を出力せず、第１のスレーブ・ノード３−１は
動作を開始しない。

【００７７】また、第１のノード制御回路４−１にも順
次クロック信号が入力されるが、制御信号はアクティブ
のままなので、動作に変化はない。

【００７８】このようにして、順次、制御マスタ・ノー
ド１からのクロック信号とシリアル信号とにより、各ス
レーブ・ノードのアドレス設定とスレーブ・ノードの接
続を行っていき、最終段の、すなわち、第Ｎのスレーブ
・ノード３−Ｎのアドレス設定が終了した時点で、本実
施例のシリアル通信システムはすべてのスレーブ・ノー
ドが制御マスタ・ノード１ａに接続されたことになり、
完全なバス型シリアル通信システムとなる。

【００７９】この様に、初期電源投入後に、一度、制御
マスタ・ノード１ａからのアドレス・データ送信によ
り、順次、主シリアル・バスの接続が行われると共に、
各スレーブ・ノードのアドレス設定が行われる。全スレ
ーブ・ノードのアドレス設定が終了した後は、各スレー
ブ・ノードが別々な自己のアドレスを持つことになるの
で、制御マスタ・ノード１ａより自由に任意のスレーブ
・ノードをアクセスすることが可能となる。

【００８０】本実施例においては、クロック信号の立ち
上がりエッジにてシリアル・データを確定しているが、
立ち下がりエッジ同期であっても、ノード制御回路内の
エッジ検出回路１５の構成を変えるだけで対応可能であ
る。

【００８１】

【発明の効果】以上説明したように、本発明は、電源投
入時の初期化により各スレーブ・ノードの固有のアドレ
スを初期化すると共に、主シリアル・バス（クロック信
号線）を各スレーブ・ノード毎に分断しているので、制
御マスタ・ノードからのアドレス設定用シリアル信号
（それに同期したクロック信号）で順次、主シリアル・
バス（クロック信号線）のノード接続（電気的接続）を
行うと共に、各スレーブ・ノードのアドレス設定を行う
ことができる。

【００８２】つまり、各スレーブ・ノード固有のアドレ
スは、制御マスタ・ノードによって決められるため、各
スレーブ・ノードに備えられていたアドレス設定用端子
を削除することができ、部品点数の削減、基板の小型
化、実装点数の削減が行え、信頼性の向上をもたらすこ
とができる。

【００８３】さらに、各スレーブ・ノード固有のアドレ
ス情報は、システムの初期電源投入後、制御マスタ・ノ
ードによって決定されるため、各スレーブ・ノードのア
ドレス変更を容易に行え、システムとして高い柔軟性を
持つ。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるアドレス設定方法
が適用されるバス型シリアル通信システムの構成を示す
図で、（Ａ）はシステム全体のブロック図、（Ｂ）はシ
ステムを構成するスレーブ・ノード内のアドレス制御回
路とノード制御回路の内部構成を示すブロック図であ
る。

【図２】本発明の実施例によるバス型シリアル通信シス
テムのアドレス設定方法の動作を説明するためのタイミ
ング図である。

【図３】本発明の第２の実施例によるアドレス設定方法
が適用されるバス型シリアル通信システムの構成を示す
図で、（Ａ）はシステム全体のブロック図、（Ｂ）はシ
ステムを構成するスレーブ・ノード内のアドレス制御回
路とノード制御回路の内部構成を示すブロック図であ
る。

【図４】各スレーブ・ノードがアドレス設定用端子を有
する第１の従来例のバス型シリアル通信システムの構成
を示すブロック図である。

【図５】各スレーブ・ノードがアドレス設定用端子を有
しない第２の従来例のバス型シリアル通信システムの構
成を示すブロック図である。

【符号の説明】

１，１ａ制御マスタ・ノード２，２−１〜２−Ｎ主シリアル・バス３−１〜３−Ｎスレーブ・ノード４−１〜４−（Ｎ−１）ノード制御回路１０，１０ａシリアル／パラレル変換回路１１内部バス１２アドレス記憶回路１３アドレス・レジスタ１４比較器１５エッジ検出回路１６カウンタ１７パワー・オン・リセット回路１８ＲＳフリップ・フロップ回路１９アナログ・スイッチ３１−１〜３１−Ｎクロック信号線４０アドレス設定端子４１内蔵ＲＯＭ

Claims

【特許請求の範囲】

【請求項１】制御マスタ・ノードにシリアル・データ
送受信用の主シリアル・バスを介して第１乃至第Ｎのス
レーブ・ノードがこの順番に接続されているバス型シリ
アル通信システムにおける、前記第１乃至第Ｎのスレー
ブ・ノードにアドレスを設定する方法であって、前記主
シリアル・バスは、第１乃至第（Ｎ−１）のノード制御
回路によって隔てられ、それぞれ、第１乃至第Ｎのスレ
ーブ・ノードが接続された第１乃至第Ｎの主シリアル・
バスから成り、前記アドレス設定方法は、前記バス型シリアル通信システムを初期電源投入するこ
とによって、前記第１乃至第Ｎのスレーブ・ノードと前
記第１乃至第（Ｎ−１）のノード制御回路とをパワー・
オン・リセットすると共に、前記第１のスレーブ・ノー
ドと前記第１のノード制御回路のみを前記第１の主シリ
アル・バスを介して前記制御マスタ・ノードに電気的に
接続し、前記制御マスタ・ノードが前記第１乃至前記第Ｎのスレ
ーブ・ノード用の第１乃至第Ｎのアドレス情報を、順
次、前記第１の主シリアル・バス上に送出し、それによ
って、前記第１乃至前記第（Ｎ−１）のノード制御回路
は、それぞれ、前記第１乃至前記第（Ｎ−１）のアドレ
ス情報を受けたときに、各自の入力と出力とを電気的に
接続して、前記第２乃至前記第Ｎのスレーブ・ノード
を、順次、前記制御マスタ・ノードに接続させ、それと
共に、前記第１乃至前記第Ｎのスレーブ・ノードは、前
記パワー・オン・リセット後に、最初に受信したアドレ
ス情報を自己のアドレスとして設定することによって、
前記第１乃至前記第Ｎのスレーブ・ノードに、それぞ
れ、前記第１乃至前記第Ｎのアドレス情報が自己のアド
レスとして設定されるステップを含むことを特徴とする
アドレス設定方法。
【請求項２】制御マスタ・ノードにシリアル・データ
送受信用の主シリアル・バスとクロック信号送出用のク
ロック信号線とを介して第１乃至第Ｎのスレーブ・ノー
ドがこの順番に接続されているバス型シリアル通信シス
テムにおける、前記第１乃至第Ｎのスレーブ・ノードに
アドレスを設定する方法であって、前記クロック信号線
は、第１乃至第（Ｎ−１）のノード制御回路によって隔
てられ、それぞれ、第１乃至第Ｎのスレーブ・ノードが
接続された第１乃至第Ｎのクロック信号線から成り、前
記アドレス設定方法は、前記バス型シリアル通信システムを初期電源投入するこ
とによって、前記第１乃至第Ｎのスレーブ・ノードと前
記第１乃至第（Ｎ−１）のノード制御回路とをパワー・
オン・リセットすると共に、前記第１のスレーブ・ノー
ドと前記第１のノード制御回路のみを前記第１のクロッ
ク信号によって前記制御マスタ・ノードからのシリアル
・データを受信可能状態にし、前記制御マスタ・ノードが前記第１乃至前記第Ｎのスレ
ーブ・ノード用の第１乃至第Ｎのアドレス情報をクロッ
ク信号に同期して、順次、前記主シリアル・バス上に送
出し、それによって、前記第１乃至前記第（Ｎ−１）の
ノード制御回路は、それぞれ、前記第１乃至前記第（Ｎ
−１）のアドレス情報に同期したクロック信号を受けた
ときに、各自の入力と出力とを電気的に接続して、前記
第２乃至前記第Ｎのスレーブ・ノードを、順次、前記制
御マスタ・ノードからのシリアル・データを受信可能状
態にし、それと共に、前記第１乃至前記第Ｎのスレーブ
・ノードは、前記パワー・オン・リセット後に、最初に
受信したアドレス情報を自己のアドレスとして設定する
ことによって、前記第１乃至前記第Ｎのスレーブ・ノー
ドに、それぞれ、前記第１乃至前記第Ｎのアドレス情報
が自己のアドレスとして設定されるステップを含むこと
を特徴とするアドレス設定方法。