JPH0738605A - デジタルデ−タパケットスイッチングモジュール - Google Patents

Abstract

(57)【要約】 本発明は、複数の入力バス(1-1,---,1-n) と少なくとも
１つの出力バス(2-ij)とを有し、各入力バスはデータパ
ケット伝送の為に交点スイッチ(4-i)により出力バスに
接続されるスイッチングモジュールに関するものであ
る。各交点スイッチ(4-ij)は独自のアドレスと要求信号
を送出する要求出力端子(61)とを有する。スイッチング
モジュールは更にアロケーション手段(3-j) を有し、こ
のアロケーション手段により交点スイッチ(4-ij)の独自
のアドレスを有する空パケットを出力バス(2-j) 上に供
給する。アロケーション手段(3-j) は要求信号を受ける
記録手段(105, 201)を有し、要求信号から取出される独
自の交点スイッチアドレスの表現を記憶するFIF0キュー
メモリ(107, 206)を有する。アロケーション手段(3-j)
は更に、キューメモリ(107, 206)から生じる交点スイッ
チアドレスの表現からアドレスを取出し且つこれらアド
レスを空パケットに割当てるパケットジェネレータ(10
3) を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個の入力バスと、
少なくとも１つの出力バスと、個々の入力バスを出力バ
スにそれぞれ接続する複数の交点スイッチであって、各
交点スイッチはパケットを出力バスの空パケットに書込
む為に出力バスに接続された書込み回路を有しているこ
れら交点スイッチと、同じパケット期間内に同じ出力バ
スに伝送すべきパケット間のアクセスコンフリクトを解
決するアロケーション手段とを具えているデジタルデー
タパケットスイッチングモジュールに関するものであ
る。

【０００２】

【従来の技術】この種類のスイッチングモジュールは米
国特許第4,821,258 号明細書から既知である。この米国
特許明細書に開示されたスイッチングモジュールはパケ
ットスイッチング用のテレコミュニケーションに用いら
れるものである。スイッチングモジュールでパケットを
切換える際、パケットを同じパケット期間内で複数の入
力バスを介して伝送する必要がある場合にアクセスのコ
ンフリクトが生じるおそれがある。

【０００３】前記の米国特許明細書のクレームに記載さ
れたスイッチングモジュールでは、アクセスのコンフリ
クトを解決するアロケーション手段は１つの入力バス当
たり１つの先入れ先だし（ＦＩＦＯ）キューメモリを有
し、このキューメモリの後段にコードジェネレータが設
けられている。このコードジェネレータは各パケットに
出先及び行先のいずれか又は双方に基づいた列コードを
与える。このコードはパケットを伝送すべき出力バス
（列）に対応する。このコードジェネレータは出先及び
行先のいずれか又は双方に基づいた優先コードをも生じ
る。各パケット期間中で、同じ出力バスに伝送する必要
のある複数のパケットの優先コードが各出力バス当たり
互いに比較され、優先度の最も高いパケットが伝送され
る。優先度が低いパケットに関しては前記の米国特許明
細書には全く記載されていない。

【０００４】パケットが到来する順序でこれらパケット
を入力バスから出力バスに切換えるスイッチング機能は
完全な先入れ先だし（ＦＩＦＯ）原理による方法とも称
される。完全なＦＩＦＯ原理の特徴はパケットの遅延及
び損失の可能性が各パケットに対し同じとなるというこ
とである。完全なＦＩＦＯ原理による方法を実行する場
合、パケットの遅延及び損失の可能性はパケットを一様
に供給する方が他のスイッチング方法に比べて小さくな
る。

【０００５】

【発明が解決しようとする課題】本発明の目的は、供給
されたパケットをこれらが到来する順序で入力バスから
出力バスに伝送する完全なＦＩＦＯ原理に近似するスイ
ッチングモジュールを提供せんとするにある。

【０００６】

【課題を解決するための手段】本発明は、複数個の入力
バスと、少なくとも１つの出力バスと、個々の入力バス
を出力バスにそれぞれ接続する複数の交点スイッチであ
って、各交点スイッチはパケットを出力バスの空パケッ
トに書込む為に出力バスに接続された書込み回路を有し
ているこれら交点スイッチと、同じパケット期間内に同
じ出力バスに伝送すべきパケット間のアクセスコンフリ
クトを解決するアロケーション手段とを具えているデジ
タルデータパケットスイッチングモジュールにおいて、
各交点スイッチに独自のアドレスを割当て、この交点ス
イッチが−伝送すべきパケットが存在することに応答し
て要求信号をアロケーション手段に送る要求出力端子
と、−出力バスに接続され、関連の交点スイッチのアド
レスを有する出力バス上の空パケットを検出する検出回
路と、−検出回路による制御の下でパケットを、検出さ
れたアドレスを有する空パケット内に書込むのに適した
書込み回路とを有しており、出力バスに接続されたアロ
ケーション手段は交点スイッチのアドレスを有する空パ
ケットを発生し、このアロケーション手段は−パケット
期間内で各交点スイッチの要求信号を記録し次にリセッ
トする記録手段と、−交点スイッチアドレスの表現を受
けるデータ入力端子を有する先入れ先だしキューメモリ
と、−このキューメモリの表現からアドレスを取出し、
空パケットにこれらアドレスを与えるパケットジェネレ
ータとを具えていることを特徴とする。

【０００７】アロケーション手段は要求信号を記録し、
これら要求信号から独自の交点スイッチアドレスの表現
を取出す。これらのアドレス表現はこれらが記録手段に
より記録された順序でＦＩＦＯキューメモリにより記録
され、次にこの順序でパケットジェネレータにより読出
される。この順序でパケットジェネレータはアドレスを
有する空パケットを発生し、これによりスイッチングモ
ジュールの完全なＦＩＦＯ動作を良好に近似する。この
段階で、１パケット期間当たり、記録手段の第２入力端
子におけるよりも遅い瞬時に第１入力端子が高レベルに
なる場合に、第１入力端子における要求信号が第２入力
端子における要求信号よりも早い瞬時に処理されること
により、完全なＦＩＦＯ動作のずれを最小にすることが
できる。これは記録手段が要求信号を記録する順序によ
り生ぜしめられる。しかし、記録手段の入力端子におけ
る要求信号はすべて同じパケット期間内で書込まれる。
同時に、記録手段の入力端子に１パケット期間だけ遅く
供給された要求信号はすべて、少なくとも１パケット期
間だけ速く入力端子に供給された記録信号よりも遅く処
理される。

【０００８】

【実施例】図１に示す本発明によるスイッチングモジュ
ールはｎ本の入力バス１−１〜１〜ｎとｍ本の出力バス
２−１〜２−ｍとを有する。

【０００９】ｎ本の入力バスの１つ（ｉ）とｍ本の出力
バスの１つ（ｊ）との間の各接続の為に交点（ノード）
スイッチ４−ｉｊを用い、その入力端子を関連の入力バ
スに接続し、その第１出力端子を関連の出力バスに接続
する。これらの交点スイッチはデジタル情報を回線網に
通す経路を指示するのに用いられる。各交点スイッチ４
−ｉｊがデジタル情報パケットを受けると、この交点ス
イッチはアロケーション（割当て）手段に空パケットを
要求する。アロケーション手段３−ｊはパケット期間当
たり、交点スイッチ４−１ｊ〜４−ｎｊが空パケットを
要求しているかどうかを検査する。これら交点スイッチ
が空パケットを要求している場合には、アロケーション
手段３−ｊは関連の交点スイッチのアドレスを有する空
パケットを交点スイッチの順番でこれら交点スイッチに
送る。

【００１０】図２に本発明による交点スイッチの一実施
例を示す。

【００１１】入力バス１−ｉは３本のライン５，６及び
７を有し、ライン５は、パケットをライン６を経て送る
為のパケット同期信号用に用いられる。これらのパケッ
トはアドレスフィールドとデータフィールドとより成っ
ている。ライン７はライン６を経て送られるパケットの
ビット同期クロック信号を供給する。ライン６及び７は
レジスタ３７のデータ入力端子４１及びクロック入力端
子４２にそれぞれ接続されている。このレジスタ３７内
にはパケットがビット直列的に書込まれる。

【００１２】パケット同期ライン５はバッファ３８の書
込みイネーブル入力端子４３に接続されている。このバ
ッファ３８のデータ入力端子はレジスタ３７のデータ出
力端子４４に並列に接続されている為、レジスタ３７中
のパケットはライン５上のパケット同期信号に応じてバ
ッファ３８内に並列に書込まれる。

【００１３】バッファ３８の第１データ出力端子４６は
バッファメモリ１２のデータ入力端子４８に接続され、
パケットデータフィールドをこのバッファメモリ１２に
並列に書込むようになっており、バッファ３８の第２デ
ータ出力端子はバッファメモリ１２のデータ入力端子６
３に接続され、パケットアドレスフィールドをバッファ
メモリ１２に書込むようになっている。データ出力端子
４７は比較器１０の一方の出力端子５６にも接続されて
いる。この比較器１０の他方の入力端子５７には出力バ
ス２−ｊに対応する所定の情報ワードＩＦＣ１が供給さ
れる。

【００１４】比較器１０の出力端子５８はＡＮＤゲート
１１の入力端子６０に接続され、このＡＮＤゲートの入
力端子５９はパケット同期用のバス１−ｉのライン５に
接続されている。ＡＮＤゲート１１の出力端子６１はバ
ッファメモリ１２の書込みイネーブル入力端子６２に接
続されている。この出力端子６１は交点スイッチの要求
出力端子をも構成する。

【００１５】比較器１０は入力端子５６におけるアドレ
スフィールドと、この比較器１０の入力端子５７に供給
される情報ワードＩＦＣ１と比較し、これらが適合して
いる場合には、バッファメモリ１２の書込みイネーブル
入力端子６２をＡＮＤゲート１１を経て活動化する。そ
の結果、アドレスフィールドと、関連のデータフィール
ドとがデータ入力端子４８及び６３をそれぞれ経てバッ
ファメモリ１２内に並列に書込まれる。信号値“１”を
有する要求信号がＡＮＤゲート１１の出力端子６１を経
て生ぜしめられる。この要求信号はアロケーション手段
３−ｋに供給され、伝送すべきパケットがバッファメモ
リ１２に書込まれたということを表わす。この要求信号
によりアロケーション手段３−ｋは更に特にこの交点ス
イッチに対する空パケットが要求されたことになる。ア
ロケーション手段３−ｋによる要求信号の処理を図３〜
７につき説明する。比較器１０が、アドレスフィールド
と情報ワードＩＦＣ１とが適合していないということを
確認すると、バッファメモリ１２の書込みイネーブル入
力端子６２は活動化されない。これは行先との関連でバ
ス１−ｉからバス２−ｉへの切換えを必要としないパケ
ットを有している場合である。この場合、バッファメモ
リ１２のデータ入力端子４８及び６３におけるそれぞれ
アドレスフィールド及びデータフィールドが無視され
る。

【００１６】バッファメモリ１２に書込まれたパケット
は検出回路１９及び書込み回路２０により出力バス２ｊ
に切換えられる。検出回路は、特にこの交点スイッチに
対する空パケットがバス２−ｊに存在する時を確認する
為に用いられる。これは、空パケットが独自の交点スイ
ッチアドレスを有しているか、空パケットをいかなる交
点スイッチによっても用いうるということを表わす空パ
ケットコードＩＦＣ３をこの空パケットが有している場
合である。書込み回路２０はその際バッファメモリ１２
からのパケットを空パケットに書込む為に用いられる。
出力バス２−ｊは３本のライン２１，２２及び２３を有
し、ライン２１はパケットをパケットライン２２を経て
送る為のパケット同期信号を伝送する為に用いられる。
ライン２３はライン２２を経て送られるパケットのビッ
ト同期クロック信号を伝送する。

【００１７】直列−並列レジスタ２５は、パケットライ
ン２２に接続された直列データ入力端子７１と、バッフ
ァメモリ１２のデータ出力端子８１に接続された並列デ
ータ入力端子７４と、ＡＮＤゲート３１の出力端子８２
に接続された書込みイネーブル入力端子７５と、パケッ
トライン２２に接続された直列データ出力端子７２と、
バッファ２７のデータ入力端子８３に接続された並列デ
ータ出力端子７６とを有している。

【００１８】パケット同期ライン２１はカウンタ２６の
リセット入力端子７７に接続され、ライン２３はカウン
タ２６のクロック入力端子７８に接続されている。カウ
ンタ２６の出力端子７９はバッファ２７の書込みイネー
ブル入力端子８０に接続されている。

【００１９】バッファ２７の並列データ出力端子８５は
比較器３３の一方の入力端子と比較器３４の一方の入力
端子とに接続されている。比較器３３の他方の入力端子
には交点スイッチに対応する独自のアドレスである予め
定めたアドレスコードＩＦＣ２が供給される。比較器３
４の他方の入力端子には空パケットコードＩＦＣ３に等
しい予め定めた情報ワードが供給される。これら比較器
３３及び３４のそれぞれの出力端子８６及び８８はＯＲ
ゲート３５の入力端子のそれぞれに接続されている。Ｏ
Ｒゲート３５の出力端子８７はＡＮＤゲート２９の一方
の入力端子に接続されている。更にバッファメモリ１２
のキュー（待ち行列）−空出力端子９１はインバータ３
６によりＡＮＤゲート２９の他方の入力端子に接続され
ている。ＡＮＤゲート２９の出力端子９０はバッファメ
モリ１２の読出しイネーブル入力端子９２とフリップフ
ロップ３０のセット入力端子９３とに接続されている。

【００２０】フリップフロップ３０のリセット入力端子
９７は遅延ゲート６５によりパケット同期ライン２１に
接続されている。ＡＮＤゲート３１は２つの入力端子９
５及び９６を有しており、一方の入力端子９５はフリッ
プフロップ３０の出力端子９４に接続され、他方の入力
端子９６はパケット同期ライン２１に接続されている。

【００２１】ライン２２におけるパケットのデータ入力
端子７１にビット直列モードで伝送される。カウンタ２
６は直列−並列レジスタ２５に直列モードで供給され、
パケット同期パルスから開始するビットの数を、パケッ
トのアドレスフィールド全体が直列−並列レジスタ２５
内に書込まれるまで計数する。次に、アドレスフィール
ドは、バッファ２７の書込みイネーブル入力端子８０に
おける書込みイネーブル信号による制御の下でバッファ
２７内に並列に書込まれる。比較器３３はバッファ２７
内のアドレスフィールドとアドレスコードＩＦＣ２とを
比較する。バッファ２７のデータ出力端子８５における
アドレスフィールドがアドレスコードＩＦＣ２と適合し
且つバッファメモリ１２がパケットを含んでいる場合に
は、ＡＮＤゲート２９の出力信号がバッファメモリ１２
の読出しイネーブル入力端子９２を活動化し、バッファ
メモリ１２内の次のパケットを読出す。バッファ２７内
のアドレスフィールドが比較器３４において空パケット
コードＩＦＣ３と適合する場合にもバッファメモリ１２
からパケットが読出される。これら双方の場合、バッフ
ァ２７内のアドレスフィールドがアドレスコードＩＦＣ
２又は空パケットコードＩＦＣ３に適合すると、ＡＮＤ
ゲート２９の出力信号がフリップフロップ３０のセット
入力端子９３に供給され、フリップフロップ３０の出力
端子９４にテークオーバー（引き継ぎ）信号が現れる。

【００２２】フリップフロップ３０の出力端子９４にお
けるこのテークオーバー信号とＡＮＤゲート３１の入力
端子９６におけるパケット同期パルスとにより直列−並
列レジスタ２５の書込みイネーブル入力端子７５を活動
化する。フリップフロップ３０のリセット入力端子９７
に接続された遅延ゲート６５は約半クロックパルスの遅
延を行なう。この遅延により、直列−並列レジスタ２５
の書込みイネーブル入力端子７５がＡＮＤゲート３１の
それぞれの入力端子におけるテークオーバー信号及びパ
ケット同期パルスにより活動化される前にフリップフロ
ップ３０の出力端子９４におけるテークオーバー信号が
その値を変えるのを防止する。直列−並列レジスタ２５
におけるパケットビット位置が並列データ入力端子７４
におけるパケットビットに適合する瞬時にバッファメモ
リ１２の出力端子８１におけるパケットがレジスタ２５
内に並列に書込まれる。これにより、入力バス上のパケ
ットが出力バスに伝送されるようになる。

【００２３】図３はアロケーョン手段３−ｋの第１実施
例を示す。このアロケーション手段はカウンタ１０９に
よる制御の下で独自のアドレスを有する空パケットを出
力バス２−ｊに伝送するパケットジェネレータ１０３を
有している。この第１実施例では、空パケットを１６個
の異なる交点スイッチに対する為のものとすることがで
きる。パケットジェネレータ１０３は空パケットをパケ
ットライン１２１によりマルチプレクサ１０８のデータ
入力端子１２７に供給するジェネレータ１３５を有す
る。ジェネレータ１３５の出力側はパケットライン１２
１に加えてパケット同期ライン１２２及びクロックライ
ン１２３に接続されている。パケット同期ライン１２２
及びクロックライン１２３は図２におけるパケット同期
ライン２１及びクロックライン２３にそれぞれ対応す
る。

【００２４】パケットジェネレータ１０３中のマルチプ
レクサ１０８はＦＩＦＯキューバッファ１０７のデータ
出力端子１２８に直接接続されたデータ入力端子１２６
を有し、このＦＩＦＯキューバッファ（メモリ）１０７
はこのデータ出力端子１２８から独特なアドレスを生ぜ
しめ、このアドレスをジェネレータ１３５から到来する
空パケットに与える。マルチプレクサ１０８は更に、Ａ
ＮＤゲート１６１の出力端子及びカウンタ１０９の出力
端子１３７−２に接続された書込みイネーブル入力端子
１３４を有する。マルチプレクサ１０８は更に、アドレ
スが付された空パケットをパケットライン２２に伝送す
る直列データ出力端子を有する。

【００２５】アロケーション手段は更に１６進カウンタ
１０２を有し、その出力端子１３２はバス１１１を経て
デコーダ１０４に且つバス１１２を経てキューバッファ
１０７に接続されている。カウンタ１０２は更に、パケ
ット同期信号に対するライン１２２に接続されたリセッ
ト入力端子１３０とクロックジェネレータ１５９のクロ
ック出力端子１５８に接続されたクロック入力端子１３
１とを有している。

【００２６】アロケーション手段３−ｋは更に１６個の
ゲート回路１０５−１〜１０５−１６を有し、これらの
ゲート回路が相俟って記録手段を構成する。各ゲート回
路は入力端子１１４、入力端子１１５、入力端子１１
６、入力端子１４２及び出力端子１１７を有する。この
種類のゲート回路１０５−ｉの一実施例は図４につき説
明する。入力端子１４２−１，−−−，１４２−１６は
値“１”を有する信号を連続的に受ける中央制御器ＣＣ
（図示せず）に接続されいてる。

【００２７】入力端子１１４−１，−−−，１１４−１
６は要求入力端子を構成し、これら入力端子の各々は１
６個の交点スイッチ（図２参照）の要求出力端子６１に
それぞれ接続されている。入力端子１１５−１，−−
−，１１５−１６はデコーダ１０４の出力端子１２９−
１，−−−，１２９−１６にそれぞれ接続されている。
入力端子１１６−１，−−−，１１６−１６はすべてク
ロックジェネレータ１５９の出力端子１５８に接続され
ている。出力端子１１７−１，−−−，１１７−１６は
ＯＲゲート１０６に接続され、その出力端子１１８はキ
ューバッファ１０７の書込みイネーブル入力端子１１９
に接続されている。キューバッファ１０７は更にインバ
ータ１６０を経てＡＮＤゲート１１３の一方の入力端子
１３９に接続されているキュー−空出力端子１３６を有
している。ＡＮＤゲート１１３の他方の入力端子１４０
はパケット同期ライン１２２に接続されており、ＡＮＤ
ゲート１１３の出力端子１６５はキューバッファ１０７
の読出しイネーブル入力端子１２０に接続されている。
ＡＮＤゲート１６１はインバータ１６０の出力端子に接
続された入力端子１６２と、カウンタ１０９の出力端子
１３７−１に接続された入力端子１６３とを有してい
る。カウンタ１０９は出力端子１３７−１，−−−，１
３７−ｘを有し、これら出力端子の個数は空パケット中
のバイト数に対応する。パケットライン１２１に現れる
バイトに応答してカウンタ１０９はバイト期間の間出力
端子１３７−１，−−−，１３７−ｘに値“１”を順次
に割当てる。

【００２８】図３には２つの出力端子１３７−１及び１
３７−２以外の出力端子は図示していない。その理由
は、この図３及び後に説明する図５の説明にとってこれ
ら２つの出力端子のみが重要である為である。カウンタ
１０９はパケット同期ライン１２２に接続されたリセッ
ト入力端子１６６とクロックライン１２３に接続された
クロック入力端子１６７とを有している。

【００２９】クロックジェネレータ１５９はカウンタ１
０２のクロック入力端子１３１とゲート回路１０５−ｉ
の入力端子１１６−ｉとに同時にクロック信号を供給す
る。このクロック信号に応答してカウンタ１０２は要求
入力端子１１４−ｉを経てゲート回路１０５−ｉに要求
信号を供給した交点スイッチの独自のアドレスに適合す
る計数値を発生する。１６進カウンタ１０２はそのリセ
ット入力端子１３０にパケット同期信号を受ける度に計
数を再開する。カウンタ１０２の出力端子１３２におけ
る計数値によって表される独自のアドレスはバス１１１
を経てデコーダ１０４に且つバス１１２を経てキューバ
ッファ１０７に供給される。デコーダ１０４はその入力
端子におけるアドレスに応じて値“１”を有する２進信
号をその１６個の出力端子のうちの１つ、例えば１２９
−ｉに且つ値“０”を有する信号を残りの出力端子に伝
送する。この値“１”の信号はゲート回路１０５−ｉの
入力端子１１５−ｉに供給される。入力端子１１４−ｉ
における２進要求信号も値“１”を有する場合には、値
“１”を有する２進信号が入力端子１１６−ｉにおける
クロックジェネレータ１５９のクロック信号後にゲート
回路１０５−ｉの出力端子１１７−ｉ及びＯＲゲート１
０６を経てキューバッファ１０７の書込みイネーブル入
力端子１１９に供給される。この書込みイネーブル信号
に応答してカウンタ１０２の出力端子１３２におけるア
ドレスがバス１１２を経てキューバッファ１０７に書込
まれる。

【００３０】パケット同期パルスがライン１２２に現
れ、これと同時にキューバッファ１０７が独自のアドレ
スを含んでいる場合には、キューバッファ１０７の読出
しイネーブル入力端子１２０がＡＮＤゲート１１３によ
り活動化される。これに応答しキューバッファ１０７か
らのアドレスがマルチプレクサ１０８のデータ入力端子
１２６に供給される。カウンタ１０９はそのリセット入
力端子１６６でパケット同期パルスを受けた後に計数を
開始する。このパルスに応答してカウンタ１０９の出力
端子１３７−１が値“１”を有する信号をＡＮＤゲート
１６１を介してマルチプレクサ１０８の入力端子１３４
に供給し、キューバッファ１０７がアドレスを有する
為、このキューバッファ１０７内のアドレスがデータ入
力端子１２６を経てデータライン２２に伝送される。そ
の後、入力端子１３４における信号がカウンタ１０９に
よる制御の下で値“０”にされ、マルチプレクサ１０８
のデータ入力端子１２７を経てジェネレータ１３５から
生じる空パケットの残りの部分が出力バス２−ｊのデー
タライン２２に伝送される。このようにして、アロケー
ション手段は交点スイッチの独自のアドレスに適合する
アドレスを有する空パケットを生ぜしめる。この交点ス
イッチはこの空パケットを要求信号により要求する。キ
ューバッファ１０７が計数値に適合する独自のアドレス
を含まない場合には、すなわち交点スイッチの要求信号
がライン１０１−１，−−−，１０１−１６上で検出さ
れない場合には、空パケットコードＩＦＣ３を有する空
パケットがマルチプレクサ１０８のデータ入力端子１２
７を経て出力バス２−ｊのデータライン１２２に伝送さ
れる。

【００３１】更に、２つの順次のパケット同期パルス間
の期間がＴ_P に等しいものとすると、クロックジェネレ
ータ１５９から生じるクロック信号はＴ_P ／１６よりも
短い期間Ｔ_d を有することに注意すべきである。従っ
て、全部で１６個の交点スイッチの要求信号を上述した
ようにして１期間Ｔ_P 内で検査することができる。交点
スイッチの１つの独自のアドレスを有する空パケットを
いかなる期間Ｔ_P 中にも発生せしめることができる。

【００３２】図４は図３に示すような記録手段の一部を
構成するゲート回路１０５−ｉの一実施例を示す。ゲー
ト回路１０５−ｉは２つのフリップフロップ１５２及び
１５３とＡＮＤゲート１５１とを有する。ＡＮＤゲート
１５１はテコーダ１０４の出力端子１２９−ｉに接続さ
れた入力端子１１５−ｉと、クロックジェネレータ１５
９の出力端子１５８に接続された入力端子１１６−ｉ
と、フリップフロップ１５３の出力端子１１７−ｉに接
続された入力端子１５６−ｉとを有する。ＡｎＤゲート
１５１の出力端子はフリップフロップ１５２のリセット
入力端子に接続されている。このフリップフロップ１５
２は、中央制御器ＣＣ（図示せず）に接続された値
“１”を有する２進信号を受けるセット入力端子１４２
−ｉと、１つの交点スイッチの出力端子６１−ｉに接続
されたクロック入力端子１１４−ｉと、フリップフロッ
プ１５３のセット入力端子に接続された出力端子１４６
−ｉとをも有している。フリップフロップ１５３はクロ
ックジェネレータ１５９の出力端子１５８が接続されて
いるクロック入力端子を有している。フリップフロップ
１５３の出力端子１１７−ｉはゲート回路１０５−ｉの
出力端子を構成する。

【００３３】フリップフロップ１５２の出力端子１４６
−ｉは、交点スイッチから生じる要求信号がそのクロッ
ク入力端子１１４−ｉに供給されるとそのセット入力端
子１４２−ｉにおける値“１”を引き継ぐ。クロックジ
ェネレータ１５９から次のクロック信号が生じると、フ
リップフロップ１５３の出力端子１１７−ｉにおける２
進信号が値“１”をとり、その後この値により図３に示
すＯＲゲート１０６を経てキューバッファ１０７の書込
みイネーブル入力端子１１９を活動化する。フリップフ
ロップ１５２は、出力端子１１７−ｉにおける信号が値
“１”をとり、クロックジェネレータ１５９からのクロ
ック信号が入力端子１１６−ｉに供給され、デコーダ１
０４の出力端子１２９−ｉにおける信号がカウンタ１０
２からの計数信号により値“１”をとるとＡＮＤゲート
１５１を経てリセットされる。フリップフロップ１５３
のクロック入力端子における順次のクロック信号後、ゲ
ート回路１０５−ｉの出力端子１１７−ｉにおける２進
信号が値“０”を有する。

【００３４】図５にはマルチプレクサ１０８の一実施例
を示しているも、パケットのアドレスフィールドは４ビ
ットを含んでいるものと仮定している。８ビットを並列
に伝送するパケットライン１２１は各々が４ビットを伝
送する２ライン１８１及び１８２に分割され、ライン１
８１はセレクタ１７５の入力端子１２４に接続れさてい
る。

【００３５】セレクタ１７５は、４ビットを並列に伝送
するライン１８３が接続されているデータ出力端子を有
する。ライン１８３はライン１８２と併合してパケット
ライン２２となる。セレクタは更に、キューバッファ１
０７が接続されいてるデータ入力端子１２６を有する。

【００３６】マルチプレクサ１０８は更にフリップフロ
ップ１７４を含み、このフリップフロップはＡＮＤゲー
ト１６１（図３参照）の出力端子に接続されているセッ
ト入力端子と、カウンタ１０９の出力端子１３７−２に
接続されたリセット入力端子と、セレクタ１７５の選択
入力端子１７８に接続された出力端子１７７とを有して
いる。図３につき説明したように、カウンタ１０９の出
力端子１３７−１は、パケット同期パルスがカウンタ１
０９のリセット入力端子１６６に供給されるとビット値
“１”をとる。この信号値はＡＮＤゲート１６１を経て
フリップフロップ１７４のセット入力端子に供給され、
これに応答してこのフリップフロップがビット値“１”
を有する信号をセレクタ１７５の選択入力端子１７８に
供給される。この場合、データ入力端子１２６はセレク
タ１７５のデータ出力端子に接続され、その結果アドレ
スがキューバッファ１０７のデータ出力端子１２８から
ライン１８３にアドレスが伝送される。パケット同期パ
ルスに続く第２バイト期間でカウンタ１０９（図３参
照）の出力端子１３７−２がビット値“１”をとる為、
フリップフロップ１７４がリセットされる。これに応答
して選択入力端子１７８における信号がビット値“０”
に変化する為、データ入力端子１２４はセレクタ１７５
のデータ出力端子に接続され、ライン１８１における別
個のパケット情報がライン１８３に伝送されるようにな
る。

【００３７】図６はアロケーション手段３−ｋの第２実
施例を示す回路図である。図６と図３とで共通の素子に
は同じ符号を付してある。

【００３８】アロケーション手段は検出手段２０１−
１，−−−，２０１−１６を有し、これら検出手段が相
俟って１６個の交点スイッチの１６個の要求出力端子６
１−１，−−−，６１−１６における要求信号を検出す
る為の記録手段を形成する。アロケーション手段は更に
ＦＩＦＯキューメモリ２０６を有し、このメモリのデー
タ入力端子は検出手段２０１−１，−−−，２０１−１
６のそれぞれの出力端子２３５−１，−−−，２３５−
１６に接続されている。

【００３９】キューメモリ２０６のデータ出力端子はデ
ータバス２３１により選択手段２０９のデータ入力端子
に接続されている。選択手段２０９のデータ出力端子は
デーテバス２３２及び変換メモリ２１２を経てマルチプ
レクサ１０８のデータ入力端子に接続されている。

【００４０】検出手段２０１−ｉ（ｉ＝１，−−−，１
６）はフリップフロップ２０２−ｉと、フリップフロッ
プ２０３−ｉと、ＡＮＤゲート２０４−ｉとを有してい
る。フリップフロップ２０２−ｉは値“１”を有する信
号を受ける為に中央制御器ＣＣ（図示せず）に接続され
たセット入力端子と、交点スイッチ４−ｉｋの要求出力
端子に接続されたクロック入力端子と、ＡＮＤゲート２
０４−ｉの出力端子に接続されたリセット入力端子とを
具えている。

【００４１】フリップフロップ２０２−ｉの出力端子は
フリップフロップ２０３−ｉのセット入力端子に接続さ
れている。このフリップフロップ２０３−ｉはクロック
ライン２２９によりクロックジェネレータ２０５に接続
されたクロック入力端子と、検出手段２０１−ｉの出力
端子２３５−ｉを構成する出力端子とを有している。Ａ
ＮＤゲート２０４−ｉは２つの入力端子を有し、一方の
入力端子はフリップフロップ２０３−ｉの出力端子に接
続され、他方の入力端子はクロック入力端子２２９によ
りクロックジェネレータ２０５に接続されている。

【００４２】検出手段２０１−１，−−−，２０１−１
６の出力端子２３５−１，−−−，２３５−１６はデー
タバス２２７によりキューメモリ２０６のデータ入力端
子に且つデータバス２２８によりＯＲゲート２０７にそ
れぞれ接続されている。ＯＲゲート２０７の出力端子は
ＡＮＤゲート２０８の２つの入力端子の一方に接続さ
れ、他方の入力端子は遅延素子２４５及びクロックライ
ン２３０によりクロックジェネレータ２０５に接続され
ている。ＡＮＤゲート２０８の出力端子はキューメモリ
２０６の書込みイネーブル入力端子２３６に接続されて
いる。

【００４３】図７に一実施例を示す選択手段２０９は更
に、パケット同期信号ライン１２２が接続されている入
力端子２４４と、ＡＮＤゲート２１０の入力端子及びＡ
ＮＤゲート２１３の入力端子に接続された作動可能（レ
ディ）信号出力端子２３９とを有している。２つのＡＮ
Ｄゲート２１０及び２１３はライン１２２が接続されて
いる入力端子を有する。ＡＮＤゲート２１０は更に、キ
ューメモリ２０６のキュー−空出力端子２３７がインバ
ータ２１１を経て接続されている入力端子と、キューメ
モリ２０６の読出しイネーブル入力端子２３８に接続さ
れた出力端子とを有している。ＡＮＤゲート２１３の出
力端子は選択手段２０９の書込みイネーブル入力端子２
４３に接続されている。

【００４４】フリップフロップ２０２−１，−−−，２
０２−１６の各出力端子は、交点スイッチ４−ｉｋの関
連の要求出力端子６１−ｉ（ｉ＝１，−−−，１６）
（図２参照）からの要求信号が得られる場合にそのそれ
ぞれのセット入力端子に信号を引き継ぐ。

【００４５】クロックジェネレータ２０５は、入力バス
１−１，−−−，１−ｎ（図１参照）を経て伝送される
パケットの予期される最小のパケット期間よりも短いタ
イムスロットでフリップフロップ２０３−１，−−−，
２０３−１６のクロック入力端子にクロック信号を並列
に供給する。この場合、フリップフロップ２０２−１，
−−−，２０２−１６の出力端子における信号値がこの
タイムスロット内でフリップフロップ２０３−１，−−
−，２０３−１６の出力端子２３５−１，−−−，２３
５−１６により引き継がれている間、これらの信号値は
変化しないようになる。一方、クロックジェネレータ２
０５のクロック信号はフリップフロップ２０２−１，−
−−，２０２−１６を同時にリセットする。

【００４６】検出手段２０１−１，−−−，２０１−１
６の出力端子２３５−１，−−−，２３５−１６におけ
る要求信号が１６ビットの情報ワードを形成し、この情
報ワードはデータバス２２７によりキューメモリ２０６
のデータ入力端子に供給される。この情報ワードは交点
スイッチの独自のアドレスを表わすものである。これら
の独自のアドレスは以下に説明するようにこの情報ワー
ドから取出される。

【００４７】情報ワードはＯＲゲート２０７にも供給さ
れる出力端子２３５−１，−−−，２３５−１６におけ
る信号値の少なくとも１つが値“１”を有する場合に
は、クロックジェネレータ２０５がクロックライン２３
０を経てＡＮＤゲート２０８の入力端子にクロック信号
を供給する瞬時にキューメモリ２０６の書込みイネーブ
ル入力端子２３６が活動化され、情報ワードがこのキュ
ーメモリに書込まれる。クロックライン２３０に遅延素
子２４５を設けることにより、検出手段２０１−１，−
−−，２０１−１６の出力端子２３５−１，−−−，２
３５−１６における信号がもはや変化しなくなるまで書
込みイネーブル信号が書込みイネーブル入力端子２３６
に現れないようにする。

【００４８】ＡＮＤゲート２１０がその入力端子に、ラ
イン２２２からのパケット同期信号と、選択手段２０９
の出力端子２３９からの作動可能信号と、キューメモリ
２０６の出力端子２３７からのキュー−空信号とを同時
に受けると、キューメモリ２０６の読取りイネーブル入
力端子２３８が活動化されて情報ワードを選択手段２０
９のデータ入力端子に供給する。キューメモリ２０６の
入力端子２３８が活動化される前にデータバス２３１に
既に得られている情報ワードは、ＡＮＤゲート２１３の
入力端子にライン１２２からのパケット同期信号及び出
力端子２３９からの作動可能信号が同時に供給される
と、書込みイネーブル入力端子２４３における書込みイ
ネーブル信号により選択手段が引き継ぐようになる。

【００４９】選択手段２０９は１６ビット情報中の要求
信号を一定の順序で検査し、信号値“１”を有する情報
ビットを選択する。その後この選択手段がこれらの情報
ビットの各々の位置に対応する第２の１６ビット情報ワ
ードを発生し、これら情報ワードは、パケット同期信号
がライン１２２を経て選択手段２０９の入力端子２４４
に現れると変換メモリ２１２に供給される。

【００５０】データバス２３２におけるこのような第２
の１６ビット情報ワードは値“１”を有する単一のビッ
トのみを有し、この第２の１６ビット情報ワード中のこ
のビットの位置はデータバス２３１における１６ビット
情報ワード中の選択された情報ビットの位置と対応す
る。変換メモリ２１２はデータバス２３２に供給された
１６ビット情報ワードに応答して１６ビットワードに対
応する独自の４ビット情報ワードを発生する。もとの要
求信号が生じる交点スイッチの独自のアドレスを表わす
この独自の４ビット情報ワードはマルチプレクサ１０８
のデータ入力端子１２６に供給される。アドレスの他の
処理は図３及び図５の説明に対応する。変換手段２１２
は従来の手段を以て従来と同様読取専用メモリ（ＲＯ
Ｍ）として構成できる為、同様な変換メモリの構成の説
明は省略する。

【００５１】上述したように、選択手段２０９及び変換
メモリ２１２は、値“１”を有するデータバス２３１に
おける１６ビット情報ワード中の各ビットに対して専用
の独自のアドレスを発生する。この１６ビット情報ワー
ド中のビット値すべてが検査されると、選択手段２０９
の作動可能信号出力端子２３９が値“１”を有する信号
をＡＮＤゲート２１０及び２１３に供給する。

【００５２】図７は図６に示す選択手段２０９の一実施
例を示す。選択手段２０９は１６個のフリップフロップ
２５３−１，−−−，２５３−１６を有し、これらフリ
ップフロップはＡＮＤゲート２５６−１，−−−，２５
６−１５及び２５７−１，−−−，２５７−１５を経て
フリップフロップ２５８−１，−−−，２５８−１６に
接続されている。フリップフロップ２５３−１，−−
−，２５３−１６の各々はデータライン２３１−ｉ（ｉ
＝１，−−−，１６）が接続されているセット入力端子
を有しており、データライン２３１−１，−−−，２３
１−１６が相俟ってデータバス２３１を構成する。フリ
ップフロップ２５３−１，−−−，２５３−１６の各々
は更に、フリップフロップ２５８−１，−−−，２５８
−１６の出力端子２５１−１，−−−，２５１−１６が
それぞれ接続されたリセット入力端子と選択手段２０９
の書込みイネーブル入力端子２４３に接続されたクロッ
ク入力端子とを有する。フリップフロップ２５８−１，
−−−，２５８−１６の出力端子２５１−１，−−−，
２５１−１６はデータライン２３２−１，−−−，２３
２−１６にそれぞれ接続され、これらデータラインが相
俟ってデータバス２３２を形成する。

【００５３】フリップフロップ２５３−１の非反転出力
端子２５４−１はフリップフロップ２５８−１のセット
入力端子に直接接続され、これに対しフリップフロップ
２５３−２，−−−，２５３−１６の非反転出力端子２
５４−２，２５４−１６はＡＮＤゲート２５７−１，−
−−，２５７−１５によりそれぞれフリップフロップ２
５８−２，−−−，２５８−１６のセット入力端子に接
続されている。

【００５４】ＡＮＤゲート２５７−ｊ（ｊ＝１，−−
−，１５）の他の入力端子はＡＮＤゲート２５６−ｊの
出力端子に接続されている。フリップフロップ２５３−
１，−−−，２５３−１５の反転出力端子はそれぞれの
ＡＮＤゲート２５６−１，−−−，２５６−１５の２つ
の入力端子のうちの一方にそれぞれ接続されている。Ａ
ＮＤゲート２５６−１の他方の入力端子には値“１”を
有する信号が得られ、ＡＮＤゲート２５６−２，−−
−，２５６−１５の他方の入力端子はＡＮＤゲート２５
６−１，−−，２５６−１４の出力端子にそれぞれ接続
されている。

【００５５】同時に、フリップフロップ２５３−１，−
−−，２５３−１６の非反転出力端子２５４−１，−−
−，２５４−１６はゲート２５５によりフリップフロッ
プ２５９のセット入力端子に接続されている。フリップ
フロップ２５９は、選択手段２０９（図６参照）の入力
端子２４４によりパケット同期ライン１２２が接続され
ているクロック入力端子と、選択手段２０９の作動可能
信号出力端子２３９を構成する出力端子とを有してい
る。ライン１２２は入力端子２４４を経てフリップフロ
ップ２５８−１，−−−，２５８−１６の入力端子にも
接続されている。

【００５６】クロック信号が書込みイネーブル入力端子
２４３を経てフリップフロップ２５３−１，−−−，２
５３−１６のクロック入力端子に現れると、データライ
ン２３１−１，−−−，２３１−１６上の全１６ビット
情報ワードがフリップフロップ２５３−１，−−−，２
５３−１６の出力端子２５４−１，−−−，２５４−１
６によって引き継がれる。

【００５７】ゲート２５６−１，−−−，２５６−１５
及びゲート２５７−１，−−−，２５７−１５はフリッ
プフロップ２５３−１，−−−，２５３−１６をフリッ
プフロップ２５８−１，−−−，２５８−１６に接続
し、フリップフロップ２５３−１，−−−，２５３−１
６の出力端子２５４−１，−−−，２５４−１６をこの
順序で使用可能化（イネーブリング）していずれの信号
値“１”もフリップフロップ２５８−ｉ（ｉ＝1 ，−−
−，１６）を介して出力バス２３２に伝送しうるように
する。従って、出力端子２５４−１が最初に使用可能化
され、出力端子２５４−１６が最後に使用可能化され、
いずれの信号値“１”もデータバス２３２に伝送する。

【００５８】ここで、信号値“１”を有する最初の出力
端子がフリップフロップ２５３−ｉ（ｉ＝１，−−−，
１６）の出力端子２５４−ｉであるものとする。

【００５９】フリップフロップ２５８−ｊ（ｊ＜ｉ）は
これらのセット入力端子にＡＮＤゲート２５７−ｊを経
て信号値“０”を得、フリップフロップ２５８−ｋ（ｋ
＞ｉ）はこれらのセット入力端子にフリップフロップ２
５３−ｉの反転出力端子とＡＮＤゲート２５６−ｌ（ｌ
≧ｉ）及びＡＮＤゲート２５７−ｌ（ｌ≧ｉ）とを経て
信号値“０”を得る。フリップフロップ２５８−ｉのセ
ット入力端子にのみ値“１”を有する信号が供給され、
この信号値はフリップフロップ２５３−ｉの出力端子２
５４−ｉから生ぜしめられる。クロック入力端子２４３
における次のクロック信号で値“１”を有する信号がデ
ータライン２３２−ｉに現れ、他の残りのライン２３２
−ｍ（ｍ＝ｉ）に値“０”を有する信号が現れる。フリ
ップフロップ２５３−ｉは出力端子２５１−ｉにより同
時にリセットされる。

【００６０】次に、上述したようにして、値“１”の信
号を有する次の出力端子２５４−ｋ（ｋ＞ｉ）がフリッ
プフロップ２５８−ｋのセット入力端子に接続される。
このように、信号値“１”がデータライン２３２−ｉ
に、他の残りのデータラインに信号値“０”が存在する
間、１６ビット情報ワードをデータバス２３２に伝送す
る機会が各出力端子２５４−ｉ（ｉ＝１，−−−，１
６）に順次に与えられる。

【００６１】フリップフロップ２５３−１，−−−，２
５３−１６の入力端子２５４−１，−−−，２５４−１
６のすべてが接続されているゲート２５５は、出力端子
２５４−ｉ（ｉ＝１，−−−，１６）の１つ以上が値
“１”の信号を有すると、フリップフロップ２５９のセ
ット入力端子に値“１”の信号を発生する。次のクロッ
ク信号が選択手段２０９の入力端子２４４を経てフリッ
プフロップ２５９のクロック入力端子に供給されると、
選択手段２０９の作動可能信号出力端子２３９に発生す
る値“１”の信号が図６に示すＡＮＤゲート２１０及び
２１３に供給される。フリップフロップ２５８−ｉはク
ロック入力端子２４４におけるこのクロック信号により
同時に活動化され、これらの個々の出力端子２５１−ｉ
に、出力端子２５４−ｉにおける値“１”の最も後の信
号を引き継ぐ。

【００６２】その後、次の情報ワードが、この情報ワー
ドを構成する１６個の要求信号の後の検査の為に、選択
手段２０９のデータ入力端子にこの選択手段自体によっ
て読取られ、上述したサイクルが繰返される。

【図面の簡単な説明】

【図１】交点スイッチとアロケーション手段とを有する
本発明によるスイッチングモジュールを示すブロック線
図である。

【図２】本発明による交点スイッチを示す回路図であ
る。

【図３】本発明によるアロケーション手段の第１実施例
を示す回路図である。

【図４】図３に示すアロケーション手段における記録手
段のゲート回路の一実施例を示す回路図である。

【図５】交点スイッチのアドレスを空パケット内に挿入
する為のマルチプレクサの一実施例を示す回路図であ
る。

【図６】アロケーション手段の第２実施例を示す回路図
である。

【図７】図６に示すアロケーション手段における選択手
段の一実施例を示す回路図である。

【符号の説明】

１−１〜１−ｎ 入力バス ２−１〜２−ｍ 出力バス ３−１〜３−ｍ アロケーション手段 ４−１１〜４−nm 交点スイッチ ５ パケット同期ライン １０ 比較器 １２ バッファメモリ １９ 検出回路 ２０ 書込み回路 ２５ 直列−並列レジスタ ２６ カウンタ ２７ バッファ ３０ フリップフロップ ６５ 遅延ゲート １０２ １６進カウンタ １０３ パケットジェネレータ １０４ デコーダ １０５ ゲート回路 １０７ キューバッファ １０８ マルチプレクサ １０９ カウンタ １５２，１５３，１７４ フリップフロップ １５９ クロックジェネレータ １７５ セレクタ

フロントページの続き (71)出願人 590000248 エヌ・ベー・フィリップス・フルーイラン ペンファブリケン Ｎ．Ｖ．ＰＨＩＬＩＰＳ’ ＧＬＯＥＩＬ ＡＭＰＥＮＦＡＢＲＩＥＫＥＮ オランダ国 アインドーフェン フルーネ ヴァウツウエッハ １ (72)発明者 ロナルド ティエーベ セネマ オランダ国 3527 カーエス ウトレヒト ヴェーウェー プルマンラーン134 (72)発明者 エリック ウェルディンク オランダ国 1218 セーゼット ヒルフェ ルサム フリンデルメーント119 (72)発明者 ウォルフガング コウォルク ドイツ連邦共和国 2000 ノルデルシュタ ットハイデルベルクシュトラーセ53

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数個の入力バスと、少なくとも１つの
   出力バスと、個々の入力バスを出力バスにそれぞれ接続
   する複数の交点スイッチであって、各交点スイッチはパ
   ケットを出力バスの空パケットに書込む為に出力バスに
   接続された書込み回路を有しているこれら交点スイッチ
   と、同じパケット期間内に同じ出力バスに伝送すべきパ
   ケット間のアクセスコンフリクトを解決するアロケーシ
   ョン手段とを具えているデジタルデータパケットスイッ
   チングモジュールにおいて、 各交点スイッチに独自のアドレスを割当て、この交点ス
   イッチが −伝送すべきパケットが存在することに応答して要求信
   号をアロケーション手段に送る要求出力端子と、 −出力バスに接続され、関連の交点スイッチのアドレス
   を有する出力バス上の空パケットを検出する検出回路
   と、 −検出回路による制御の下でパケットを、検出されたア
   ドレスを有する空パケット内に書込むのに適した書込み
   回路とを有しており、 出力バスに接続されたアロケーション手段は交点スイッ
   チのアドレスを有する空パケットを発生し、このアロケ
   ーション手段は −パケット期間内で各交点スイッチの要求信号を記録し
   次にリセットする記録手段と、 −交点スイッチアドレスの表現を受けるデータ入力端子
   を有する先入れ先だしキューメモリと、 −このキューメモリの表現からアドレスを取出し、空パ
   ケットにこれらアドレスを与えるパケットジェネレータ
   とを具えていることを特徴とするデジタルデータパケッ
   トスイッチングモジュール。
2. 【請求項２】 請求項１に記載のデジタルデータパケッ
   トスイッチングモジュールにおいて、前記の記録手段が
   要求信号を順次に記録し、前記のアロケーション手段は
   要求信号の１つの記録と並列にキューメモリのデータ入
   力端子に係数値を供給するカウンタを有し、このキュー
   メモリは要求信号に応じてこのキューメモリを書込み状
   態に切換えうるようにする書込みイネーブル入力端子を
   有し、前記のパケットジェネレータはキューメモリのデ
   ータ出力端子に直接接続され前記の係数値を受けるよう
   になっていることを特徴とするデジタルデータパケット
   スイッチングモジュール。
3. 【請求項３】 請求項１に記載のデジタルデータパケッ
   トスイッチングモジュールにおいて、前記の記録手段
   は、交点スイッチからの要求信号を含み交点スイッチア
   ドレスの表現を形成するデータワードを記録するように
   なっており、前記のパケットジェネレータはキューメモ
   リのデータ出力端子に接続された変換メモリを有し、こ
   の変換メモリはデータワードに応じてこのデータワード
   が表わすアドレスを発生するようになっていることを特
   徴とするデジタルデータパケットスイッチングモジュー
   ル。