JPH0514458B2 - - Google Patents
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- JPH0514458B2 JPH0514458B2 JP62260828A JP26082887A JPH0514458B2 JP H0514458 B2 JPH0514458 B2 JP H0514458B2 JP 62260828 A JP62260828 A JP 62260828A JP 26082887 A JP26082887 A JP 26082887A JP H0514458 B2 JPH0514458 B2 JP H0514458B2
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- JP
- Japan
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- address
- memory
- subfield
- latch
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- Prior art date
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- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/74—Address processing for routing
- H04L45/742—Route cache; Operation thereof
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、パケツト信号などアドレス情報に基
づいて通信制御を行なう通信システムに用いるア
ドレス検出回路に関する。
づいて通信制御を行なう通信システムに用いるア
ドレス検出回路に関する。
（従来技術の問題点）
パケツト信号の受信制御あるいはルーテイング
制御はアドレス情報に用いて行なわれるが、従来
かかる処理はコンピユータで行なつていた。しか
しながら、かかる方法では処理速度が遅いため実
時間処理が困難であつた。それに対し実時間処理
を可能とするためパケツト信号のアドレス情報を
アドレス入力にしメモリによりアドレス検出を行
なう方法も検討されている。この方式において
は、パケツト信号のアドレス長が長くなるとメモ
リのアドレスビツト数も増大し大容量のメモリを
必要となる。ローカルエリアネツトワークなどで
は、16，32，48ビツトとかなり長いアドレス長が
用いられているため、このメモリ方式は現実には
採用が困難である。
制御はアドレス情報に用いて行なわれるが、従来
かかる処理はコンピユータで行なつていた。しか
しながら、かかる方法では処理速度が遅いため実
時間処理が困難であつた。それに対し実時間処理
を可能とするためパケツト信号のアドレス情報を
アドレス入力にしメモリによりアドレス検出を行
なう方法も検討されている。この方式において
は、パケツト信号のアドレス長が長くなるとメモ
リのアドレスビツト数も増大し大容量のメモリを
必要となる。ローカルエリアネツトワークなどで
は、16，32，48ビツトとかなり長いアドレス長が
用いられているため、このメモリ方式は現実には
採用が困難である。
（発明の目的）
本発明の目的は、パケツト信号のアドレス長よ
りも短いアドレス入力を有するメモリを使用し、
長いアドレス情報を高速に検出するアドレス検出
回路を提供することにある。
りも短いアドレス入力を有するメモリを使用し、
長いアドレス情報を高速に検出するアドレス検出
回路を提供することにある。
（発明の構成）
本発明のアドレス検出回路はアドレス情報をＮ
（＞１）個のサブフイールドに分割して入力し、
Ｎ個の前記サブフイールドを入力する毎に排他的
な数値を発生する制御回路と、前記サブフイール
ドと前記制御回路の出力をメモリアドレス線に入
力するメモリ回路と、前記Ｎ個のサブフイールド
の入力に対応し前記メモリ回路より出力されるＮ
個の出力が全て一致した場合かかる一致した値を
検出結果として出力する。
（＞１）個のサブフイールドに分割して入力し、
Ｎ個の前記サブフイールドを入力する毎に排他的
な数値を発生する制御回路と、前記サブフイール
ドと前記制御回路の出力をメモリアドレス線に入
力するメモリ回路と、前記Ｎ個のサブフイールド
の入力に対応し前記メモリ回路より出力されるＮ
個の出力が全て一致した場合かかる一致した値を
検出結果として出力する。
（実施例）
第１図は本発明の第１の実施例を示すブロツク
図である。本実施例の動作を第２図，第３図を用
いて説明する。今、検出すべき32ビツトのアドレ
スを 11010011 00001111 01010101 11110000 とする。これに４個のサブフイールドに分割し、
第３図に示すように第１のサブフイールド
（11010011）に対応しメモリアドレス［00
11010011］のセル、第２のサブフイールド
（00001111）に対応しメモリアドレス［01
00001111］のセル、第３のサブフイールド
（01010101）に対応しメモリアドレス［10
01010101］のセル、第４のサブフイールド
（11110000）に対応しメモリアドレス［11
11110000］のセルに１を格納しそれ以外のセルに
は０を格納する。第１図において、アドレス情報
の入力に先立つて、初期化パルスｃ（第２図ｃに
対応）によりカウンタ５は00に、ラツチ３は１
に、４は０にそれぞれ初期化される。ラツチ３は
第２図ｄに示すサブフイールド周期のクロツク信
号によりラツチを行ない、ラツチ４は第２図ｅに
示すクロツクにより検出結果を出力する。入力さ
れるアドレス情報を11010011 00001111 10101010
11110000とする。これは検出すべきアドレスとは
第３サブフイールドの値が異なつている。メモリ
１のアドレス上位２ビツトはカウンタ５に接続さ
れ、下位８ビツトはサブフイールドに分割された
アドレス情報を入力する。初期化パルスｃにより
カウンタ５は00（第２図ｂ）に設定されるので、
メモリ１のアドレス線には00 11010011が供給さ
れる。この場合第２図に示す様に検出すべきアド
レス情報と第１サブフイールドが一致しているの
で、第２図ｆに示すようにメモリ１は一致を示す
１を出力する。この結果はAND論理のゲート１
２に供給される。ラツチ３は１に初期化されてい
るので第２図ｇに示すようにメモリ１の出力はそ
のまま次のクロツクｄでラツチ３にラツチされ
る。即ちラツチ３は１の状態を保持する。次にカ
ウンタ５の出力は01になり第２のサブフイールド
がメモリ１に入力される。この場合も検出すべき
アドレス情報の第２サブフイールドと一致してい
るのでラツチ３は１を保持する。しかし、第３サ
ブフイールドは一致していないので、この時点で
メモリ１は０を出力する。従つて、ゲート２の出
力は０となりラツチ３の保持値は０となる。第４
サブフイールドが検出すべきアドレス情報の第４
サブフイールドと一致していてもラツチ３の出力
は０なのでゲート２の出力は０となりラツチ３は
０を保持する。ラツチ４は第２図のクロツク（第
２図ｅ）によりラツチ３の出力をラツチし、アド
レス情報の一致不一致の判定結果を出力する。こ
の場合第３サブフイールドが一致していないので
０が判定結果としてラツチされる。検出すべきア
ドレスが入力された場合は、第２図ｈに示すよう
に４つのサブフイールドにわたり一致を示す１が
メモリ１より出力され、ラツチ３の出力も第２図
ｉに示すように１の値を保持する。従つて、第２
図ｊに示すように検出すべきアドレス情報が入力
されたことを示す１の信号がクロツクによりラツ
チ４より出力される。
図である。本実施例の動作を第２図，第３図を用
いて説明する。今、検出すべき32ビツトのアドレ
スを 11010011 00001111 01010101 11110000 とする。これに４個のサブフイールドに分割し、
第３図に示すように第１のサブフイールド
（11010011）に対応しメモリアドレス［00
11010011］のセル、第２のサブフイールド
（00001111）に対応しメモリアドレス［01
00001111］のセル、第３のサブフイールド
（01010101）に対応しメモリアドレス［10
01010101］のセル、第４のサブフイールド
（11110000）に対応しメモリアドレス［11
11110000］のセルに１を格納しそれ以外のセルに
は０を格納する。第１図において、アドレス情報
の入力に先立つて、初期化パルスｃ（第２図ｃに
対応）によりカウンタ５は00に、ラツチ３は１
に、４は０にそれぞれ初期化される。ラツチ３は
第２図ｄに示すサブフイールド周期のクロツク信
号によりラツチを行ない、ラツチ４は第２図ｅに
示すクロツクにより検出結果を出力する。入力さ
れるアドレス情報を11010011 00001111 10101010
11110000とする。これは検出すべきアドレスとは
第３サブフイールドの値が異なつている。メモリ
１のアドレス上位２ビツトはカウンタ５に接続さ
れ、下位８ビツトはサブフイールドに分割された
アドレス情報を入力する。初期化パルスｃにより
カウンタ５は00（第２図ｂ）に設定されるので、
メモリ１のアドレス線には00 11010011が供給さ
れる。この場合第２図に示す様に検出すべきアド
レス情報と第１サブフイールドが一致しているの
で、第２図ｆに示すようにメモリ１は一致を示す
１を出力する。この結果はAND論理のゲート１
２に供給される。ラツチ３は１に初期化されてい
るので第２図ｇに示すようにメモリ１の出力はそ
のまま次のクロツクｄでラツチ３にラツチされ
る。即ちラツチ３は１の状態を保持する。次にカ
ウンタ５の出力は01になり第２のサブフイールド
がメモリ１に入力される。この場合も検出すべき
アドレス情報の第２サブフイールドと一致してい
るのでラツチ３は１を保持する。しかし、第３サ
ブフイールドは一致していないので、この時点で
メモリ１は０を出力する。従つて、ゲート２の出
力は０となりラツチ３の保持値は０となる。第４
サブフイールドが検出すべきアドレス情報の第４
サブフイールドと一致していてもラツチ３の出力
は０なのでゲート２の出力は０となりラツチ３は
０を保持する。ラツチ４は第２図のクロツク（第
２図ｅ）によりラツチ３の出力をラツチし、アド
レス情報の一致不一致の判定結果を出力する。こ
の場合第３サブフイールドが一致していないので
０が判定結果としてラツチされる。検出すべきア
ドレスが入力された場合は、第２図ｈに示すよう
に４つのサブフイールドにわたり一致を示す１が
メモリ１より出力され、ラツチ３の出力も第２図
ｉに示すように１の値を保持する。従つて、第２
図ｊに示すように検出すべきアドレス情報が入力
されたことを示す１の信号がクロツクによりラツ
チ４より出力される。
第４図は本発明の第２の実施例を示すブロツク
図である。本実施例は32ビツトのアドレス情報を
短い情報、本例では４ビツトの情報に変換する回
路である。今、検出すべき32ビツトのアドレスを 11010011 00001111 01010101 11110000 とし、かかる情報を1100に変換するものとする。
この場合、メモリ１には、第１のサブフイールド
（11010011）に対応しメモリアドレス［00
11010011］のセル、第２のサブフイールド
（00001111）に対応しメモリアドレス［01
00001111］のセル、第３のサブフイールド
（0101010101）に対応しメモリアドレス［10
01010101］のセル、第４のサブフイールド
（11110000）に対応しメモリアドレス［11
11110000］のセルに1100を格納しそれ以外のセル
には0000を格納する。レジスタ６は第１サブフイ
ールドの変換結果を格納する。メモリ１は入力さ
れるアドレス情報の各サブフイールドが検出すべ
きアドレス情報の各サブフイールドと一致してい
れば1100をそうでないならば0000を出力する。
今、第サブフイールドが一致しているとすると、
レジスタ６には1100が格納され、一致していなけ
れば0000が格納される。この格納値はアドレスの
検出期間保持される。第１サブフイールドが一致
し、第２サブフイールド以降に一つでも不一致が
あれば、比較器７は０を出力する。この結果、第
１の実施例と同様に動作によりゲート２の出力は
０となり、ラツチ３の保持値も０となる。そし
て、ラツチ４は不一致を示す判定結果０を出力す
る。検出すべきアドレス情報が入力された場合は
比較器７は１を出力しラツチ４の出力は１となる
と共にレジスタ６には1100が格納される。最初の
サブフイールドで不一致となる場合は、レジスタ
６の格納値は0000となるので、ラツチ４の値にか
かわらず不一致を認識することができる。即ち、
ラツチ４の値が一致を示しかつレジスタ６の値が
0000にならない場合、検出すべきアドレス情報が
入力され、その変換値はレジスタ６の格納値で与
えられる。
図である。本実施例は32ビツトのアドレス情報を
短い情報、本例では４ビツトの情報に変換する回
路である。今、検出すべき32ビツトのアドレスを 11010011 00001111 01010101 11110000 とし、かかる情報を1100に変換するものとする。
この場合、メモリ１には、第１のサブフイールド
（11010011）に対応しメモリアドレス［00
11010011］のセル、第２のサブフイールド
（00001111）に対応しメモリアドレス［01
00001111］のセル、第３のサブフイールド
（0101010101）に対応しメモリアドレス［10
01010101］のセル、第４のサブフイールド
（11110000）に対応しメモリアドレス［11
11110000］のセルに1100を格納しそれ以外のセル
には0000を格納する。レジスタ６は第１サブフイ
ールドの変換結果を格納する。メモリ１は入力さ
れるアドレス情報の各サブフイールドが検出すべ
きアドレス情報の各サブフイールドと一致してい
れば1100をそうでないならば0000を出力する。
今、第サブフイールドが一致しているとすると、
レジスタ６には1100が格納され、一致していなけ
れば0000が格納される。この格納値はアドレスの
検出期間保持される。第１サブフイールドが一致
し、第２サブフイールド以降に一つでも不一致が
あれば、比較器７は０を出力する。この結果、第
１の実施例と同様に動作によりゲート２の出力は
０となり、ラツチ３の保持値も０となる。そし
て、ラツチ４は不一致を示す判定結果０を出力す
る。検出すべきアドレス情報が入力された場合は
比較器７は１を出力しラツチ４の出力は１となる
と共にレジスタ６には1100が格納される。最初の
サブフイールドで不一致となる場合は、レジスタ
６の格納値は0000となるので、ラツチ４の値にか
かわらず不一致を認識することができる。即ち、
ラツチ４の値が一致を示しかつレジスタ６の値が
0000にならない場合、検出すべきアドレス情報が
入力され、その変換値はレジスタ６の格納値で与
えられる。
従来技術では第１及び第２の実施例と同じ機能
を実現するには、それぞれ232＝４ギガビツト、
その４倍の16ギガビツトのメモリを必要とする
が、本発明によればメモリ１の容量はそれぞれ４
キロビツト、16キロビツトでよく大幅にメモリの
小規模化をはかることができる。
を実現するには、それぞれ232＝４ギガビツト、
その４倍の16ギガビツトのメモリを必要とする
が、本発明によればメモリ１の容量はそれぞれ４
キロビツト、16キロビツトでよく大幅にメモリの
小規模化をはかることができる。
第５図は、本発明の第３の実施例を示すもの
で、検出すべきアドレス情報が個別アドレスとグ
ループアドレスの２種類ある場合に適用するもの
である。その識別情報がアドレス情報の一部例え
ば第１サブフイールドの最上位ビツトに設定され
ている場合を考える。ラツチ８はかかる識別ビツ
トである第１サブフイールド最上位ビツトをラツ
チし、４サブフイールドの間保持する。更に、ラ
ツチ８の出力はメモリ１のアドレス線に供給す
る。第５図にはメモリ１のアドレス線部の構成の
み示している（メモリ１のアドレス線の数は第１
図．第４図の構成に比べラツチ８の分だけ多くな
つている）が、この構成を第１の実施例に適用し
た場合を考える。今、検出すべきアドレスとして
グループアドレス 01010011 00001111 01010101 11110000 （最上位ビツト０がグループアドレスを示す） が更に加えられたとすると、個別アドレスの判定
も含め、メモリアドレス（000 01010011），（100
11010011），（001 00001111），（101 00001111）、
（010 01010101），（110 01010101），（011
11110000），（111 11110000）のセルに１を格納し
それ以外のセルには０を格納する。これにより、
検出すべき個別アドレスあるいはグループアドレ
スが供給された時ラツチ４には１が出力される。
第５図の構成を第２の実施例に適用した場合を考
える。このグループアドレスを0011に変換すると
するならば、メモリ１には、個別アドレスに対応
してメモリアドレス（100 11010011），（101
00001111），（110 01010101），（011 11110000）の
セルに1100を格納し、グループアドレスに対応し
て、メモリアドレス（000 01010011），（001
00001111），（010 01010101），（011 11110000）の
セルに0011を格納し、これ以外のセルに0000を格
納する。これにより、検出すべき個別アドレスが
入力された場合1100が、検出すべきグループアド
レスが入力された場合0011が出力される。
で、検出すべきアドレス情報が個別アドレスとグ
ループアドレスの２種類ある場合に適用するもの
である。その識別情報がアドレス情報の一部例え
ば第１サブフイールドの最上位ビツトに設定され
ている場合を考える。ラツチ８はかかる識別ビツ
トである第１サブフイールド最上位ビツトをラツ
チし、４サブフイールドの間保持する。更に、ラ
ツチ８の出力はメモリ１のアドレス線に供給す
る。第５図にはメモリ１のアドレス線部の構成の
み示している（メモリ１のアドレス線の数は第１
図．第４図の構成に比べラツチ８の分だけ多くな
つている）が、この構成を第１の実施例に適用し
た場合を考える。今、検出すべきアドレスとして
グループアドレス 01010011 00001111 01010101 11110000 （最上位ビツト０がグループアドレスを示す） が更に加えられたとすると、個別アドレスの判定
も含め、メモリアドレス（000 01010011），（100
11010011），（001 00001111），（101 00001111）、
（010 01010101），（110 01010101），（011
11110000），（111 11110000）のセルに１を格納し
それ以外のセルには０を格納する。これにより、
検出すべき個別アドレスあるいはグループアドレ
スが供給された時ラツチ４には１が出力される。
第５図の構成を第２の実施例に適用した場合を考
える。このグループアドレスを0011に変換すると
するならば、メモリ１には、個別アドレスに対応
してメモリアドレス（100 11010011），（101
00001111），（110 01010101），（011 11110000）の
セルに1100を格納し、グループアドレスに対応し
て、メモリアドレス（000 01010011），（001
00001111），（010 01010101），（011 11110000）の
セルに0011を格納し、これ以外のセルに0000を格
納する。これにより、検出すべき個別アドレスが
入力された場合1100が、検出すべきグループアド
レスが入力された場合0011が出力される。
なを、本発明はメモリ１が１個のアドレスを検
出するのに供されるのに限定されるものではな
く、複数のアドレスを検出するのことも可能であ
る。第３図のメモリにおいて、更に、 00001111 11110000 10101010 11100011 を検出する機能を付与する場合、メモリアドレス （00 11010011），（01 00001111），（10
01010101），（11 11110000）に加え、（00
00001111）、（01 11110000），（10 10101010），（
11
11100011）のセルに対しても１にすることにより
可能となる。また、第４図の第２の実施例におお
いても、かかるアドレスを1010に変換する場合、
メモリアドレス（00 11010011）（01 00001111），
（10 01010101），（11 11110000）に1100を格納す
るのみ加え、（00 00001111），（01 11110000），
（10 10101010），（11 11100011）のセルに対して
1010を格納することにより実現できる。
出するのに供されるのに限定されるものではな
く、複数のアドレスを検出するのことも可能であ
る。第３図のメモリにおいて、更に、 00001111 11110000 10101010 11100011 を検出する機能を付与する場合、メモリアドレス （00 11010011），（01 00001111），（10
01010101），（11 11110000）に加え、（00
00001111）、（01 11110000），（10 10101010），（
11
11100011）のセルに対しても１にすることにより
可能となる。また、第４図の第２の実施例におお
いても、かかるアドレスを1010に変換する場合、
メモリアドレス（00 11010011）（01 00001111），
（10 01010101），（11 11110000）に1100を格納す
るのみ加え、（00 00001111），（01 11110000），
（10 10101010），（11 11100011）のセルに対して
1010を格納することにより実現できる。
（発明の効果）
小規模のメモリを用いて、長いアドレス情報を
高速に検出或いは変換できる。
高速に検出或いは変換できる。
第１図，第４図，第５図は本発明の実施例を示
すブロツク図、第２図ａ〜ｊは本発明の動作を説
明するためのタイミング図、第３図はメモリ１の
格納データの例を示す図である。 図において、１はメモリ、２はゲート、３は
４，８はラツチ、５はカウンタ、６はレジスタ、
７は比較器を示す。
すブロツク図、第２図ａ〜ｊは本発明の動作を説
明するためのタイミング図、第３図はメモリ１の
格納データの例を示す図である。 図において、１はメモリ、２はゲート、３は
４，８はラツチ、５はカウンタ、６はレジスタ、
７は比較器を示す。
Claims (1)
- 【特許請求の範囲】 １ アドレス情報をＮ（＞１）のサブフイールド
に分割して入力し、Ｎ個の前記サブフイールドを
入力する毎に排他的な数値を発生する制御回路
と、前記サブフイールドと前記制御回路の出力を
メモリアドレス線に入力するメモリ回路と、前記
Ｎ個のサブフイールドの入力に対応し前記メモリ
回路より出力されるＮ個の出力が全て一致した場
合かかる一致した値を検出結果として出力するこ
とを特徴とするアドレス検出回路。 ２ 前記制御回路として、前記アドレス情報の入
力に先立つて初期化され前記サブフイールドが供
給される毎に計数を進める計数回路を用いること
を特徴とする特許請求の範囲第１項記載のアドレ
ス検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260828A JPH01103341A (ja) | 1987-10-16 | 1987-10-16 | アドレス検出回路 |
| CA000580146A CA1317676C (en) | 1987-10-16 | 1988-10-14 | Address detection circuit using a memory |
| AU23927/88A AU617128B2 (en) | 1987-10-16 | 1988-10-17 | Address detection circuit using a memory |
| US07/690,336 US5319764A (en) | 1987-10-16 | 1991-04-26 | Address detection circuit using a memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260828A JPH01103341A (ja) | 1987-10-16 | 1987-10-16 | アドレス検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103341A JPH01103341A (ja) | 1989-04-20 |
| JPH0514458B2 true JPH0514458B2 (ja) | 1993-02-25 |
Family
ID=17353321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260828A Granted JPH01103341A (ja) | 1987-10-16 | 1987-10-16 | アドレス検出回路 |
Country Status (4)
| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1991
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| Publication number | Publication date |
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