JP3387538B2 - データ転送装置，プロセサエレメント及びデータ転送方法 - Google Patents
データ転送装置，プロセサエレメント及びデータ転送方法Info
- Publication number
- JP3387538B2 JP3387538B2 JP00115193A JP115193A JP3387538B2 JP 3387538 B2 JP3387538 B2 JP 3387538B2 JP 00115193 A JP00115193 A JP 00115193A JP 115193 A JP115193 A JP 115193A JP 3387538 B2 JP3387538 B2 JP 3387538B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- buffer
- data transfer
- transfer device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、並列処理システム等に
おけるプロセサ間のデータ転送を制御するデータ転送装
置，それを用いたプロセサエレメント及びデータ転送方
法に関するものである。
おけるプロセサ間のデータ転送を制御するデータ転送装
置，それを用いたプロセサエレメント及びデータ転送方
法に関するものである。
【０００２】
【従来の技術】近年、並列処理システムは次世代のスー
パーコンピュータの有力候補として非常に注目を集めて
いる。そして並列処理システムにおいては、プロセサ間
のデータ転送能力が全体性能に大きく係わるので、ここ
を担当するデータ転送装置の高速化、高機能化がはから
れている。
パーコンピュータの有力候補として非常に注目を集めて
いる。そして並列処理システムにおいては、プロセサ間
のデータ転送能力が全体性能に大きく係わるので、ここ
を担当するデータ転送装置の高速化、高機能化がはから
れている。
【０００３】以下、図８を参照しながら、従来のデータ
転送装置及びプロセサエレメントの一例について説明す
る。図８は従来の並列処理を行うデータ転送装置及びそ
れを用いたプロセサエレメントの構成図である。プロセ
サエレメント１８内には、プロセサ１と、メモリ２と、
データ転送装置３とが配設されており、該各機器１〜３
は、アドレスバス５及びデータバス６を介して共通に接
続されている。また、プロセサ１からは、上記データ転
送装置３に転送許可を与えるトランスファーイネーブル
信号Ｓteが送出される。
転送装置及びプロセサエレメントの一例について説明す
る。図８は従来の並列処理を行うデータ転送装置及びそ
れを用いたプロセサエレメントの構成図である。プロセ
サエレメント１８内には、プロセサ１と、メモリ２と、
データ転送装置３とが配設されており、該各機器１〜３
は、アドレスバス５及びデータバス６を介して共通に接
続されている。また、プロセサ１からは、上記データ転
送装置３に転送許可を与えるトランスファーイネーブル
信号Ｓteが送出される。
【０００４】さらに、上記データ転送装置３内には、外
部設定可能なアドレスレジスタ１０と、該アドレスレジ
スタ１０の出力信号Ｓarに従ってアドレスを生成するア
ドレス生成部１１と、入出力データを一時保持するバッ
ファ１４と、外部の周辺回路３０との通信のための出力
ポート１５ａ及び入力ポート１５ｂとが配設されてい
る。
部設定可能なアドレスレジスタ１０と、該アドレスレジ
スタ１０の出力信号Ｓarに従ってアドレスを生成するア
ドレス生成部１１と、入出力データを一時保持するバッ
ファ１４と、外部の周辺回路３０との通信のための出力
ポート１５ａ及び入力ポート１５ｂとが配設されてい
る。
【０００５】以上のように構成されたデータ転送装置及
びプロセサエレメントについて、以下、その動作を説明
する。プロセサ１はアドレスバス５を介してメモリ２を
アクセスしつつ処理を行うものである。逐次処理を行う
場合には、基本的にはこの動作だけで円滑に処理を行う
ことができるが、並列処理システムでは、プロセサエレ
メント１８の外部との通信が頻繁に発生するために、円
滑な処理を行うことができない。。すなわち、並列処理
では、通常、データ転送装置３がアドレス生成部１１よ
りアドレスをアドレスバス５に送出し、メモリ２のアク
セスを行い、データは、送出時にはデータバス６、バッ
ファ１４、出力ポート１５ａの順に流れ、受信時は入力
ポート１５ｂ、バッファ１４、データバス６の順に流れ
るが、その際、この外部との通信によりバスが占拠され
るので、プロセサ１がバスを使用可能な時間が低減する
ことになる。
びプロセサエレメントについて、以下、その動作を説明
する。プロセサ１はアドレスバス５を介してメモリ２を
アクセスしつつ処理を行うものである。逐次処理を行う
場合には、基本的にはこの動作だけで円滑に処理を行う
ことができるが、並列処理システムでは、プロセサエレ
メント１８の外部との通信が頻繁に発生するために、円
滑な処理を行うことができない。。すなわち、並列処理
では、通常、データ転送装置３がアドレス生成部１１よ
りアドレスをアドレスバス５に送出し、メモリ２のアク
セスを行い、データは、送出時にはデータバス６、バッ
ファ１４、出力ポート１５ａの順に流れ、受信時は入力
ポート１５ｂ、バッファ１４、データバス６の順に流れ
るが、その際、この外部との通信によりバスが占拠され
るので、プロセサ１がバスを使用可能な時間が低減する
ことになる。
【０００６】そこで、トランスファイネーブル信号Ｓte
を利用してプロセサエレメント１８の外部へデータを送
出する場合の高速化動作を説明する。プロセサ１は、デ
ータをデータバス６に送出すると共にトランスファーイ
ネーブル信号Ｓteを活性化（アサート）する。データ転
送装置３はこれを受けてデータバス６上のデータをバッ
ファ１４に取り込み、後に出力ポート１５ａから外部へ
送出する。この時のデータの流れを点線で示す。
を利用してプロセサエレメント１８の外部へデータを送
出する場合の高速化動作を説明する。プロセサ１は、デ
ータをデータバス６に送出すると共にトランスファーイ
ネーブル信号Ｓteを活性化（アサート）する。データ転
送装置３はこれを受けてデータバス６上のデータをバッ
ファ１４に取り込み、後に出力ポート１５ａから外部へ
送出する。この時のデータの流れを点線で示す。
【０００７】なお、このモードでは基本的にはアドレス
生成部１１は使わない。ただし、データ転送装置３のバ
ッファ１４がフル等で同時取り込みができない場合は、
後にメモリ２よりリードする必要があり、そのようなと
きにはアドレス生成部１１を使用する。
生成部１１は使わない。ただし、データ転送装置３のバ
ッファ１４がフル等で同時取り込みができない場合は、
後にメモリ２よりリードする必要があり、そのようなと
きにはアドレス生成部１１を使用する。
【０００８】この詳細は１９９０年電子情報通信学会春
期全国大会Ｄ−１１０に記載されている。これによりメ
モリライトとデータ送出がオーバーラップするので、デ
ータバス６の有効利用ができる。なお、上述の作用につ
いては電子情報通信学会集積回路研究会報告ＩＣＤ８９
−１５２，Ｐ１−Ｐ８等にも開示されている。
期全国大会Ｄ−１１０に記載されている。これによりメ
モリライトとデータ送出がオーバーラップするので、デ
ータバス６の有効利用ができる。なお、上述の作用につ
いては電子情報通信学会集積回路研究会報告ＩＣＤ８９
−１５２，Ｐ１−Ｐ８等にも開示されている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、トランスファーイネーブル信号を生成
するハードウェアが必要である。従って、専用のプロセ
サを開発するか、あるいは汎用のプロセサに対して、そ
の周辺に別途ハードウェアを装備する必要があった。つ
まり、汎用のプロセサがそのまま使えないという問題点
を有していた。これでは、市場に次々と登場する高速な
ＬＳＩがすぐには使えないわけで、システムを組む上で
は大きな問題である。
ような構成では、トランスファーイネーブル信号を生成
するハードウェアが必要である。従って、専用のプロセ
サを開発するか、あるいは汎用のプロセサに対して、そ
の周辺に別途ハードウェアを装備する必要があった。つ
まり、汎用のプロセサがそのまま使えないという問題点
を有していた。これでは、市場に次々と登場する高速な
ＬＳＩがすぐには使えないわけで、システムを組む上で
は大きな問題である。
【００１０】本発明は、上記問題点に鑑み、汎用のプロ
セサに対応した高速なデータ転送装置及びそれを用いた
プロセサエレメントを提供するものである。
セサに対応した高速なデータ転送装置及びそれを用いた
プロセサエレメントを提供するものである。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
めに請求項１の発明の講じた手段は、データ転送装置と
して、データを一時蓄積するバッファと、外部より書き
込み可能なアドレスレジスタと、該アドレスレジスタに
接続され、アドレスレジスタの値に基づいてアクセスし
ようとするアドレスを順次生成するアドレス生成部と、
該アドレス生成部で生成されたアドレスと外部から入力
されたアドレスとを比較して、両アドレスが一致した時
に一致信号を出力する比較器と、該比較器，上記バッフ
ァ及びアドレス生成部に接続され、比較器からの一致信
号に応じ、バッファへの外部データの取り込み及びアド
レス生成部の進段を指示する制御部とを設ける構成とし
たものである。
めに請求項１の発明の講じた手段は、データ転送装置と
して、データを一時蓄積するバッファと、外部より書き
込み可能なアドレスレジスタと、該アドレスレジスタに
接続され、アドレスレジスタの値に基づいてアクセスし
ようとするアドレスを順次生成するアドレス生成部と、
該アドレス生成部で生成されたアドレスと外部から入力
されたアドレスとを比較して、両アドレスが一致した時
に一致信号を出力する比較器と、該比較器，上記バッフ
ァ及びアドレス生成部に接続され、比較器からの一致信
号に応じ、バッファへの外部データの取り込み及びアド
レス生成部の進段を指示する制御部とを設ける構成とし
たものである。
【００１２】
【００１３】
【００１４】請求項２の発明の講じた手段は、プロセサ
エレメントとして、共通のバスを介して接続されるメモ
リ、プロセサ及びデータ転送装置を設ける。
エレメントとして、共通のバスを介して接続されるメモ
リ、プロセサ及びデータ転送装置を設ける。
【００１５】そして、上記データ転送装置に、データを
一時蓄積するバッファと、外部より書き込み可能なアド
レスレジスタと、該アドレスレジスタに接続され、アド
レスレジスタの値に基づいてアクセスしようとするアド
レスを順次生成するアドレス生成部と、該アドレス生成
部で生成されたアドレスと外部から入力されたアドレス
とを比較して、両アドレスが一致した時に一致信号を出
力する比較器と、該比較器，上記バッファ及びアドレス
生成部に接続され、比較器からの一致信号を受けたと
き、バッファへ外部データの取り込み及びアドレス生成
部の進段を指示する制御部とを設ける一方、上記プロセ
サは、上記データ転送装置の上記比較器に上記アドレス
を供給し、上記メモリへの書き込みアクセス時に、上記
メモリへの書き込みと同時に上記データ転送装置は上記
バッファへ外部データを取り込むことを可能とするよう
構成したものである。
一時蓄積するバッファと、外部より書き込み可能なアド
レスレジスタと、該アドレスレジスタに接続され、アド
レスレジスタの値に基づいてアクセスしようとするアド
レスを順次生成するアドレス生成部と、該アドレス生成
部で生成されたアドレスと外部から入力されたアドレス
とを比較して、両アドレスが一致した時に一致信号を出
力する比較器と、該比較器，上記バッファ及びアドレス
生成部に接続され、比較器からの一致信号を受けたと
き、バッファへ外部データの取り込み及びアドレス生成
部の進段を指示する制御部とを設ける一方、上記プロセ
サは、上記データ転送装置の上記比較器に上記アドレス
を供給し、上記メモリへの書き込みアクセス時に、上記
メモリへの書き込みと同時に上記データ転送装置は上記
バッファへ外部データを取り込むことを可能とするよう
構成したものである。
【００１６】請求項３の発明の講じた手段は、上記請求
項２の発明において、上記メモリの一部を転送用領域と
して構成し、上記プロセサを、上記データ転送装置のア
ドレスレジスタに上記転送用領域に対応する値を設定
し、データ転送を行なう場合には、上記転送用領域にデ
ータを書き込むように構成したものである。
項２の発明において、上記メモリの一部を転送用領域と
して構成し、上記プロセサを、上記データ転送装置のア
ドレスレジスタに上記転送用領域に対応する値を設定
し、データ転送を行なう場合には、上記転送用領域にデ
ータを書き込むように構成したものである。
【００１７】請求項４の発明の講じた手段は、データ転
送方法として、データを一時蓄積するバッファと、外部
より書き込み可能なアドレスレジスタと、該アドレスレ
ジスタの値に基づいてアドレスを生成するアドレス生成
部とを配置し、上記アドレス生成部で生成されたアドレ
スと外部から入力されたアドレスとを比較して両アドレ
スが一致した時に一致信号を出力し、この一致信号に応
じて、上記バッファへの外部データの取り込み及び上記
アドレス生成部の進段を指示するようにしたものであ
る。
送方法として、データを一時蓄積するバッファと、外部
より書き込み可能なアドレスレジスタと、該アドレスレ
ジスタの値に基づいてアドレスを生成するアドレス生成
部とを配置し、上記アドレス生成部で生成されたアドレ
スと外部から入力されたアドレスとを比較して両アドレ
スが一致した時に一致信号を出力し、この一致信号に応
じて、上記バッファへの外部データの取り込み及び上記
アドレス生成部の進段を指示するようにしたものであ
る。
【００１８】請求項５の発明の講じた手段は、上記請求
項４の発明において、アドレス生成部の進段を指示する
際には、上記一致信号を受けると一致回数をカウントし
て、上記カウント値が設定値に達したときに、バッファ
への外部データの取り込み及びアドレス生成部の進段を
指示するようにしたものである。
項４の発明において、アドレス生成部の進段を指示する
際には、上記一致信号を受けると一致回数をカウントし
て、上記カウント値が設定値に達したときに、バッファ
への外部データの取り込み及びアドレス生成部の進段を
指示するようにしたものである。
【００１９】
【作用】以上の構成により、請求項１の発明では、デー
タ転送装置において、比較器により、アドレス生成部で
生成された内部アドレスと外部より入力された外部アド
レスとが比較され、両者が一致すると一致信号が出力さ
れ、制御部により、アドレス生成部の進段とデータの取
り込みとが行われる。したがって、トランスファーイネ
ーブル信号が外部機器から入力されなくても、データ転
送装置内部の制御だけで、一時的なデータの取り込みに
よる後の周辺回路へのデータの転送が可能となり、高速
転送が行われることになる。
タ転送装置において、比較器により、アドレス生成部で
生成された内部アドレスと外部より入力された外部アド
レスとが比較され、両者が一致すると一致信号が出力さ
れ、制御部により、アドレス生成部の進段とデータの取
り込みとが行われる。したがって、トランスファーイネ
ーブル信号が外部機器から入力されなくても、データ転
送装置内部の制御だけで、一時的なデータの取り込みに
よる後の周辺回路へのデータの転送が可能となり、高速
転送が行われることになる。
【００２０】
【００２１】
【００２２】請求項２の発明では、プロセサからバスを
介したメモリアクセス信号に応じて、データ転送装置内
で上記請求項１の発明の作用によるデータの転送が行わ
れる。したがって、別途トランスファイネーブル信号を
出力するための装置や専用プロセサを設けることなく、
高速転送が行われることになる。
介したメモリアクセス信号に応じて、データ転送装置内
で上記請求項１の発明の作用によるデータの転送が行わ
れる。したがって、別途トランスファイネーブル信号を
出力するための装置や専用プロセサを設けることなく、
高速転送が行われることになる。
【００２３】請求項３の発明では、メモリ領域の一部が
転送用領域として使用されるので、メモリ容量が有効に
活用され、メモリ容量が少なくて済むことになる。
転送用領域として使用されるので、メモリ容量が有効に
活用され、メモリ容量が少なくて済むことになる。
【００２４】請求項４の発明では、上記請求項１の発明
と同様の作用により、アドレス生成部の進段とデータの
取り込みとが行われ、高速転送が行われることになる。
と同様の作用により、アドレス生成部の進段とデータの
取り込みとが行われ、高速転送が行われることになる。
【００２５】請求項５の発明では、上記請求項２の発明
と同様の作用により、必要なメモリ容量が低減すること
になる。
と同様の作用により、必要なメモリ容量が低減すること
になる。
【００２６】
（実施例１）以下本発明の実施例１に係るデータ転送装
置及びプロセサエレメントについて、図面を参照しなが
ら説明する。図１は本発明の実施例１におけるデータ転
送装置及びプロセサエレメントの構成図、図２は同実施
例におけるメモリマップ図、図３は同実施例における動
作タイミングチャート図、図４は同実施例におけるフロ
―チャ―ト図である。
置及びプロセサエレメントについて、図面を参照しなが
ら説明する。図１は本発明の実施例１におけるデータ転
送装置及びプロセサエレメントの構成図、図２は同実施
例におけるメモリマップ図、図３は同実施例における動
作タイミングチャート図、図４は同実施例におけるフロ
―チャ―ト図である。
【００２７】これらの図において、プロセサエレメント
１８には、プロセサ１と、メモリ２と、データ転送装置
３とが配設されてあり、該各機器１〜３は、アドレスバ
ス５、データバス６を介して互いに信号の授受可能に接
続されている。
１８には、プロセサ１と、メモリ２と、データ転送装置
３とが配設されてあり、該各機器１〜３は、アドレスバ
ス５、データバス６を介して互いに信号の授受可能に接
続されている。
【００２８】また、データ転送装置３には、外部から設
定可能なアドレスレジスタ１０と、該アドレスレジスタ
１０に接続され、その出力信号Ｓarを受けるアドレス生
成部１１と、該アドレス生成部１１に接続され、その出
力である内部アドレス信号Ｓiaとアドレスバス５からの
外部アドレス信号Ｓabとの比較を行なう比較器１２と、
該比較器１２に接続され、比較器１２での比較結果であ
る一致信号Ｓcoにより内部を制御して、書き込み信号Ｓ
rtを出力する制御部１３と、該制御部１３及び上記デー
タバス５に接続され、データを一時保持するバッファ１
４ａ，１４ｂと、外部との通信のための出力ポート１５
ａ及び入力ポート１５ｂとが配設されている。
定可能なアドレスレジスタ１０と、該アドレスレジスタ
１０に接続され、その出力信号Ｓarを受けるアドレス生
成部１１と、該アドレス生成部１１に接続され、その出
力である内部アドレス信号Ｓiaとアドレスバス５からの
外部アドレス信号Ｓabとの比較を行なう比較器１２と、
該比較器１２に接続され、比較器１２での比較結果であ
る一致信号Ｓcoにより内部を制御して、書き込み信号Ｓ
rtを出力する制御部１３と、該制御部１３及び上記デー
タバス５に接続され、データを一時保持するバッファ１
４ａ，１４ｂと、外部との通信のための出力ポート１５
ａ及び入力ポート１５ｂとが配設されている。
【００２９】また、図２は、上記メモリ２内のメモリマ
ップ３０を示し、メモリ２のアドレスのうち１００番地
〜１３１番地までが計算用領域Ｒcal 、２００番地〜２
２３番地までが転送用領域Ｒtrとなっている。
ップ３０を示し、メモリ２のアドレスのうち１００番地
〜１３１番地までが計算用領域Ｒcal 、２００番地〜２
２３番地までが転送用領域Ｒtrとなっている。
【００３０】以上のように構成されたデータ転送装置３
及びプロセサエレメント１８について、以下、図１，図
２，図３のフロ―チャ―ト及び図４のタイムチャートを
参照しながら、それらの動作を説明する。
及びプロセサエレメント１８について、以下、図１，図
２，図３のフロ―チャ―ト及び図４のタイムチャートを
参照しながら、それらの動作を説明する。
【００３１】図１において、プロセサ１はメモリ２をア
クセスしつつ処理を行なう。逐次処理を行うシステムで
は、プロセサ１は、基本的にはこの動作だけで済むが、
並列処理システムでは、プロセサエレメント１８の外部
との通信が頻繁に発生するため、そのままでは円滑な処
理を行うことができない。そこで、並列処理システムで
は、通信に関して、通常はデータ転送装置３がアドレス
生成部１１よりアドレスをアドレスバス５に送出してメ
モリ２のアクセスを行なう。アドレス生成はレジスタ１
０の設定に従う。データの流れは次のようになる。
クセスしつつ処理を行なう。逐次処理を行うシステムで
は、プロセサ１は、基本的にはこの動作だけで済むが、
並列処理システムでは、プロセサエレメント１８の外部
との通信が頻繁に発生するため、そのままでは円滑な処
理を行うことができない。そこで、並列処理システムで
は、通信に関して、通常はデータ転送装置３がアドレス
生成部１１よりアドレスをアドレスバス５に送出してメ
モリ２のアクセスを行なう。アドレス生成はレジスタ１
０の設定に従う。データの流れは次のようになる。
【００３２】送出時：データバス６→バッファ１４ａ→
出力ポート１５ａ 受信時：入力ポート１５ｂ→バッファ１４ｂ→データバ
ス６ 次に、プロセサエレメント１８の外部へデータを送出す
る場合の高速化動作を説明する。データバス６の有効利
用のために、プロセサ１のメモリ２へのライトとデータ
送出とは同時に行われる。従来例（図８参照）では、こ
の動作はトランスファーイネーブル信号に依っていた
が、本実施例では以下のようになる。
出力ポート１５ａ 受信時：入力ポート１５ｂ→バッファ１４ｂ→データバ
ス６ 次に、プロセサエレメント１８の外部へデータを送出す
る場合の高速化動作を説明する。データバス６の有効利
用のために、プロセサ１のメモリ２へのライトとデータ
送出とは同時に行われる。従来例（図８参照）では、こ
の動作はトランスファーイネーブル信号に依っていた
が、本実施例では以下のようになる。
【００３３】まず、図３のフロ―チャ―トのステップＳ
Ｔ１で、レジスタ１０にアドレス生成のためのパラメー
タをデータバス６より設定する。ここでは、図２に示す
転送用領域Ｒtrを使用するので、いずれのアドレスも、
プロセサ１が、転送装置３に対して２００番地から２２
３番地まで順次生成するように設定する。
Ｔ１で、レジスタ１０にアドレス生成のためのパラメー
タをデータバス６より設定する。ここでは、図２に示す
転送用領域Ｒtrを使用するので、いずれのアドレスも、
プロセサ１が、転送装置３に対して２００番地から２２
３番地まで順次生成するように設定する。
【００３４】次に、ステップＳＴ２で、プロセサ１が演
算を行い、ステップＳＴ３で、アドレスをアドレスバス
５にデータをデータバス６にそれぞれ送出してメモリ２
をアクセスする。
算を行い、ステップＳＴ３で、アドレスをアドレスバス
５にデータをデータバス６にそれぞれ送出してメモリ２
をアクセスする。
【００３５】一方、各バスからの信号を受けて、データ
転送装置３は、ステップＳＴ４〜ＳＴ６で、下記のごと
く、データの転送とメモリライトとを行う。まず、ステ
ップＳＴ４で、アドレスバス５からの外部アドレス信号
Ｓabとアドレス生成部１１で生成される内部アドレス信
号Ｓiaとを比較器１２で比較する。両者の一致時、比較
器１２から一致信号が出力され、制御部１３は一致信号
Ｓcoを受けて書き込み信号Ｓrtを送出する。そして、ス
テップＳＴ５で、データバス６上のデータをバッファ１
４ａに取り込むと同時に、ステップＳＴ６で、書き込み
信号Ｓrtに応じて、アドレス生成部１１も進段する。そ
して、ステップＳＴ７で、処理すべきアドレスについて
の処理がすべて終了したか否かを判別し、処理が終了し
ていなければステップＳＴ２の制御に戻って、上記制御
を繰り返し、全アドレスについての処理が終了すると制
御を終了する。なお、バッファ１４ａ内のデータは、後
に出力ポート１５ａから外部へ送出される。以上によ
り、メモリライトとデータ送出がオーバーラップするの
で、データバス６の有効利用が図られる。
転送装置３は、ステップＳＴ４〜ＳＴ６で、下記のごと
く、データの転送とメモリライトとを行う。まず、ステ
ップＳＴ４で、アドレスバス５からの外部アドレス信号
Ｓabとアドレス生成部１１で生成される内部アドレス信
号Ｓiaとを比較器１２で比較する。両者の一致時、比較
器１２から一致信号が出力され、制御部１３は一致信号
Ｓcoを受けて書き込み信号Ｓrtを送出する。そして、ス
テップＳＴ５で、データバス６上のデータをバッファ１
４ａに取り込むと同時に、ステップＳＴ６で、書き込み
信号Ｓrtに応じて、アドレス生成部１１も進段する。そ
して、ステップＳＴ７で、処理すべきアドレスについて
の処理がすべて終了したか否かを判別し、処理が終了し
ていなければステップＳＴ２の制御に戻って、上記制御
を繰り返し、全アドレスについての処理が終了すると制
御を終了する。なお、バッファ１４ａ内のデータは、後
に出力ポート１５ａから外部へ送出される。以上によ
り、メモリライトとデータ送出がオーバーラップするの
で、データバス６の有効利用が図られる。
【００３６】このとき，メモリ２は、図２に示すように
使用される。ここでは、プロセサ１は配列ｕ（０）−ｕ
（３１）に対して演算を行なう例を示す。上述のごと
く、ここで使う計算用領域Ｒcal は１００番地から１３
１番地である。そして、計算結果のうち転送したいデー
タがｕ（２）〜ｕ（１４）の第１データ群Ｄtr1 と、ｕ
（１８）〜ｕ（３０）の第２データ群Ｄtr2 であったと
する。転送するデータ数は２６個なので、転送用領域Ｒ
trとして、上記した２００番地から２２５番地まで割り
当てる。そして、そのうち２００番地〜２１２番地に第
１転送データ群Ｄ′tr1 を、２１３番地〜２２５番地に
第２転送データ群Ｄ′tr2 を格納しておく。なお、この
転送用領域Ｒtrはプロセサ１等が当初から設定しておい
てもよく、演算の際にプロセサ１が決定してもよい。
使用される。ここでは、プロセサ１は配列ｕ（０）−ｕ
（３１）に対して演算を行なう例を示す。上述のごと
く、ここで使う計算用領域Ｒcal は１００番地から１３
１番地である。そして、計算結果のうち転送したいデー
タがｕ（２）〜ｕ（１４）の第１データ群Ｄtr1 と、ｕ
（１８）〜ｕ（３０）の第２データ群Ｄtr2 であったと
する。転送するデータ数は２６個なので、転送用領域Ｒ
trとして、上記した２００番地から２２５番地まで割り
当てる。そして、そのうち２００番地〜２１２番地に第
１転送データ群Ｄ′tr1 を、２１３番地〜２２５番地に
第２転送データ群Ｄ′tr2 を格納しておく。なお、この
転送用領域Ｒtrはプロセサ１等が当初から設定しておい
てもよく、演算の際にプロセサ１が決定してもよい。
【００３７】一方、各信号の出力タイミングは、図４の
タイミングチャート図に示したようになる。アドレス生
成部１１は初期の内部アドレス信号Ｓiaとして２００番
地を生成する。この間、プロセサ１は各データｕ
（０），ｕ（１），…の演算を順次行うが、ｕ（０）計
算サイクルＰu0の終わりでは、アドレスバス５に外部ア
ドレス信号Ｓabとして１００番地を、データバス６にデ
ータ信号Ｓdbとしてｕ（０）を送出する。一方、比較器
１２では、内部アドレス信号Ｓiaの２００番地とアドレ
スバス５を介して入力される外部アドレス信号Ｓabの１
００番地とが比較され、ｕ（０）計算サイクルＰu0の終
りの時点で両者の番地が不一致なので一致信号Ｓcoはア
サートされない（図４の時刻ｔ0 ）。したがって、制御
部１３からも書き込み信号Ｓrtはアサートされず、バッ
ファ１４ａ、アドレス生成部１１とも動作しない（状態
維持）。
タイミングチャート図に示したようになる。アドレス生
成部１１は初期の内部アドレス信号Ｓiaとして２００番
地を生成する。この間、プロセサ１は各データｕ
（０），ｕ（１），…の演算を順次行うが、ｕ（０）計
算サイクルＰu0の終わりでは、アドレスバス５に外部ア
ドレス信号Ｓabとして１００番地を、データバス６にデ
ータ信号Ｓdbとしてｕ（０）を送出する。一方、比較器
１２では、内部アドレス信号Ｓiaの２００番地とアドレ
スバス５を介して入力される外部アドレス信号Ｓabの１
００番地とが比較され、ｕ（０）計算サイクルＰu0の終
りの時点で両者の番地が不一致なので一致信号Ｓcoはア
サートされない（図４の時刻ｔ0 ）。したがって、制御
部１３からも書き込み信号Ｓrtはアサートされず、バッ
ファ１４ａ、アドレス生成部１１とも動作しない（状態
維持）。
【００３８】以上の動作は、ｕ（１）計算サイクルＰu1
でも同様である（図４の時刻ｔ1 ）。一方、ｕ（２）計
算サイクルＰu2の終わりになると、プロセサ１はアドレ
スバス５に外部アドレス信号Ｓabとして２００番地を、
データバス６にデータ信号Ｓdbとしてｕ（２）を送出す
る。そして、比較器１２で、内部アドレス信号Ｓiaの２
００番地と外部アドレス信号Ｓabの２００番地とが比較
され、両者の番地が一致するので、一致信号Ｓcoがアサ
ートされ、これを受けて制御部１３から書き込み信号Ｓ
rtがアサートされる（図４の時刻ｔ2 ）。これにより、
バッファ１４ａへのデータバス６からのデータｕ（２）
の取り込み、アドレス生成部１１の進段（２００→２０
１）の動作が行われる。ｕ（３）計算サイクルＰu3でも
同様である（図４の時刻ｔ3 ）。以下、同様にｕ（４）
〜ｕ（１４），ｕ（１８）〜ｕ（３０）をメモリ２内の
転送用領域Ｒtrに順次書き込むことで転送を実現する。
でも同様である（図４の時刻ｔ1 ）。一方、ｕ（２）計
算サイクルＰu2の終わりになると、プロセサ１はアドレ
スバス５に外部アドレス信号Ｓabとして２００番地を、
データバス６にデータ信号Ｓdbとしてｕ（２）を送出す
る。そして、比較器１２で、内部アドレス信号Ｓiaの２
００番地と外部アドレス信号Ｓabの２００番地とが比較
され、両者の番地が一致するので、一致信号Ｓcoがアサ
ートされ、これを受けて制御部１３から書き込み信号Ｓ
rtがアサートされる（図４の時刻ｔ2 ）。これにより、
バッファ１４ａへのデータバス６からのデータｕ（２）
の取り込み、アドレス生成部１１の進段（２００→２０
１）の動作が行われる。ｕ（３）計算サイクルＰu3でも
同様である（図４の時刻ｔ3 ）。以下、同様にｕ（４）
〜ｕ（１４），ｕ（１８）〜ｕ（３０）をメモリ２内の
転送用領域Ｒtrに順次書き込むことで転送を実現する。
【００３９】以上のように、本実施例１によれば、デー
タ転送装置３内でアドレス比較を行なうことで、プロセ
サ１の送出データをバッファ１４ａに取り込むことが可
能になり、高速な転送が実現される。その際、メモリマ
ップドＩ／Ｏと同様の態様で転送可能なので、汎用のプ
ロセサの通常のコードで容易にプログラム可能である。
特に、割り込み等を発生させる必要はないので動作は極
めて高速である。
タ転送装置３内でアドレス比較を行なうことで、プロセ
サ１の送出データをバッファ１４ａに取り込むことが可
能になり、高速な転送が実現される。その際、メモリマ
ップドＩ／Ｏと同様の態様で転送可能なので、汎用のプ
ロセサの通常のコードで容易にプログラム可能である。
特に、割り込み等を発生させる必要はないので動作は極
めて高速である。
【００４０】なお、本実施例１では、メモリ２内で計算
用領域Ｒcal と転送用領域Ｒtrとを分けたが、これらは
重ねてもよい。例えば、データｕ（２）〜ｕ（１４）の
最終結果をメモリ２の１０２番地〜１１４番地に格納す
るようにプログラムする一方、１０２番地から１１４番
地までをアドレス生成部１１に順次生成させるようアド
レスレジスタ１０を設定すればよい。こうすれば、転送
用領域Ｒtrが不要となりメモリ２の容量削減が図れる。
用領域Ｒcal と転送用領域Ｒtrとを分けたが、これらは
重ねてもよい。例えば、データｕ（２）〜ｕ（１４）の
最終結果をメモリ２の１０２番地〜１１４番地に格納す
るようにプログラムする一方、１０２番地から１１４番
地までをアドレス生成部１１に順次生成させるようアド
レスレジスタ１０を設定すればよい。こうすれば、転送
用領域Ｒtrが不要となりメモリ２の容量削減が図れる。
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【発明の効果】以上説明したように、請求項１の発明に
よれば、データ転送装置として、データを一時蓄積する
バッファと、外部から書き込み可能なアドレスレジスタ
と、アドレスレジスタの設定に応じて内部アドレスを順
次生成するアドレス生成部と、外部から入力された外部
アドレスと内部アドレスとを比較して両者の一致時に一
致信号を出力する比較器と、一致信号に応じてバッファ
への外部データの取り込み及びアドレス生成部の進段を
指示する制御部とを設ける構成としたので、外部機器例
えばプロセサからメモリへの送出データを取り込み、後
に周辺回路へ転送することが可能になり、高速な転送を
実現しうる。また、メモリマップドＩ／Ｏと同様のイメ
ージで転送可能なので、特に割り込みを発生させる必要
もなく汎用のプロセサの通常コードで容易にプログラム
化を図ることができる。
よれば、データ転送装置として、データを一時蓄積する
バッファと、外部から書き込み可能なアドレスレジスタ
と、アドレスレジスタの設定に応じて内部アドレスを順
次生成するアドレス生成部と、外部から入力された外部
アドレスと内部アドレスとを比較して両者の一致時に一
致信号を出力する比較器と、一致信号に応じてバッファ
への外部データの取り込み及びアドレス生成部の進段を
指示する制御部とを設ける構成としたので、外部機器例
えばプロセサからメモリへの送出データを取り込み、後
に周辺回路へ転送することが可能になり、高速な転送を
実現しうる。また、メモリマップドＩ／Ｏと同様のイメ
ージで転送可能なので、特に割り込みを発生させる必要
もなく汎用のプロセサの通常コードで容易にプログラム
化を図ることができる。
【００５２】
【００５３】
【００５４】請求項２の発明によれば、請求項１のデー
タ転送装置に加え、外部アドレス信号の入力とメモリへ
のデータの書き込みとを行うプロセサと、アドレス信号
を記憶するメモリとを配置したので、プロセサからデー
タ転送装置にトランスファーイネーブル信号を送出する
手段を別途設けることなく、汎用プロセサを利用して、
高速でデータの転送を行うことができる。
タ転送装置に加え、外部アドレス信号の入力とメモリへ
のデータの書き込みとを行うプロセサと、アドレス信号
を記憶するメモリとを配置したので、プロセサからデー
タ転送装置にトランスファーイネーブル信号を送出する
手段を別途設けることなく、汎用プロセサを利用して、
高速でデータの転送を行うことができる。
【００５５】請求項３の発明によれば、上記請求項４の
発明において、メモリの一部をデータ転送領域として使
用可能に構成したので、必要なメモリ容量の低減を図る
ことができる。
発明において、メモリの一部をデータ転送領域として使
用可能に構成したので、必要なメモリ容量の低減を図る
ことができる。
【００５６】請求項４の発明によれば、データの転送方
法として、データを一時蓄積するバッファと、外部より
書き込み可能なアドレスレジスタと、該アドレスレジス
タの値に基づいてアドレスを生成するアドレス生成部と
を配置しておき、アドレス生成部で生成されたアドレス
と外部から入力されたアドレスとを比較して両アドレス
が一致した時に一致信号を出力し、この一致信号に応じ
て、上記バッファへの外部データの取り込み及び上記ア
ドレス生成部の進段を指示するようにしたので、上記請
求項１の発明と同様の効果を発揮することができる。
法として、データを一時蓄積するバッファと、外部より
書き込み可能なアドレスレジスタと、該アドレスレジス
タの値に基づいてアドレスを生成するアドレス生成部と
を配置しておき、アドレス生成部で生成されたアドレス
と外部から入力されたアドレスとを比較して両アドレス
が一致した時に一致信号を出力し、この一致信号に応じ
て、上記バッファへの外部データの取り込み及び上記ア
ドレス生成部の進段を指示するようにしたので、上記請
求項１の発明と同様の効果を発揮することができる。
【００５７】請求項５の発明によれば、上記請求項４の
発明において、アドレス生成部の進段を指示する際に
は、上記一致信号を受けると一致回数をカウントして、
上記カウント値が設定値に達したときに、バッファへの
外部データの取り込み及びアドレス生成部の進段を指示
するようにしたので、上記請求項２の発明と同様の効果
を発揮することができる。
発明において、アドレス生成部の進段を指示する際に
は、上記一致信号を受けると一致回数をカウントして、
上記カウント値が設定値に達したときに、バッファへの
外部データの取り込み及びアドレス生成部の進段を指示
するようにしたので、上記請求項２の発明と同様の効果
を発揮することができる。
【図１】実施例１におけるデータ転送装置及びプロセサ
エレメントの構成を示すブロック図である。
エレメントの構成を示すブロック図である。
【図２】実施例１におけるメモリマップ図である。
【図３】実施例１における制御内容を示すフローチャー
ト図である。
ト図である。
【図４】実施例１における各信号の状態変化を示すタイ
ミングチャート図である。
ミングチャート図である。
【図５】従来のデータ転送装置及びプロセサエレメント
の構成を示すブロック図である。
の構成を示すブロック図である。
Claims (5)
- 【請求項１】 データを一時蓄積するバッファと、 外部より書き込み可能なアドレスレジスタと、 該アドレスレジスタに接続され、アドレスレジスタの値
に基づいてアクセスしようとするアドレスを順次生成す
るアドレス生成部と、 該アドレス生成部で生成されたアドレスと外部から入力
されたアドレスとを比較して、両アドレスが一致した時
に一致信号を出力する比較器と、 該比較器，上記バッファ及びアドレス生成部に接続さ
れ、比較器からの一致信号に応じ、バッファへの外部デ
ータの取り込み及びアドレス生成部の進段を指示する制
御部とを備えたことを特徴とするデータ転送装置。 - 【請求項２】 共通のバスを介して接続されるメモリ、
プロセサ及びデータ転送装置を備え、 上記データ転送装置は、データを一時蓄積するバッファ
と、外部より書き込み可能なアドレスレジスタと、該ア
ドレスレジスタに接続され、アドレスレジスタの値に基
づいてアクセスしようとするアドレスを順次生成するア
ドレス生成部と、該アドレス生成部で生成されたアドレ
スと外部から入力されたアドレスとを比較して、両アド
レスが一致した時に一致信号を出力する比較器と、該比
較器，上記バッファ及びアドレス生成部に接続され、比
較器からの一致信号を受けたとき、バッファへ外部デー
タの取り込み及びアドレス生成部の進段を指示する制御
部とを有し、 上記プロセサは、上記データ転送装置の上記比較器に上
記アドレスを供給し、上記メモリへの書き込みアクセス
時に、上記メモリへの書き込みと同時に上記データ転送
装置は上記バッファへ外部データを取り込むことを可能
とするよう構成されていることを特徴とするプロセサエ
レメント。 - 【請求項３】 請求項２記載のプロセサエレメントにお
いて、 上記メモリの一部は転送用領域として構成されており、 上記プロセサは、上記データ転送装置のアドレスレジス
タに上記転送用領域に対応する値を設定し、データ転送
を行なう場合には、上記転送用領域にデータを書き込む
ように構成されていることを特徴とするプロセサエレメ
ント。 - 【請求項４】 データを一時蓄積するバッファと、外部
より書き込み可能なアドレスレジスタと、該アドレスレ
ジスタの値に基づいてアドレスを生成するアドレス生成
部とを配置し、 上記アドレス生成部で生成されたアドレスと外部から入
力されたアドレスとを比較して両アドレスが一致した時
に一致信号を出力し、 この一致信号に応じて、上記バッファへの外部データの
取り込み及び上記アドレス生成部の進段を指示すること
を特徴とするデータの転送方法。 - 【請求項５】 請求項４記載のデータ転送方法におい
て、 アドレス生成部の進段を指示する際には、上記一致信号
を受けると一致回数をカウントして、上記カウント値が
設定値に達したときに、バッファへの外部データの取り
込み及びアドレス生成部の進段を指示することを特徴と
するデータ転送方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00115193A JP3387538B2 (ja) | 1992-02-03 | 1993-01-07 | データ転送装置，プロセサエレメント及びデータ転送方法 |
| EP93101521A EP0554819B1 (en) | 1992-02-03 | 1993-02-01 | Transfer control unit, processor element and data transferring method |
| DE69325600T DE69325600T2 (de) | 1992-02-03 | 1993-02-01 | Datenübertragungseinheit, Prozessorelement und Datenübertragungsverfahren |
| US08/011,698 US5485582A (en) | 1992-02-03 | 1993-02-01 | Transfer control unit, processor element and data transferring method |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-17354 | 1992-02-03 | ||
| JP1735492 | 1992-02-03 | ||
| JP00115193A JP3387538B2 (ja) | 1992-02-03 | 1993-01-07 | データ転送装置，プロセサエレメント及びデータ転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05282248A JPH05282248A (ja) | 1993-10-29 |
| JP3387538B2 true JP3387538B2 (ja) | 2003-03-17 |
Family
ID=26334321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00115193A Expired - Fee Related JP3387538B2 (ja) | 1992-02-03 | 1993-01-07 | データ転送装置，プロセサエレメント及びデータ転送方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5485582A (ja) |
| EP (1) | EP0554819B1 (ja) |
| JP (1) | JP3387538B2 (ja) |
| DE (1) | DE69325600T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0170500B1 (ko) * | 1995-11-18 | 1999-03-30 | 양승택 | 멀티프로세서 시스템 |
| KR100447051B1 (ko) * | 1999-05-31 | 2004-09-04 | 미쓰비시덴키 가부시키가이샤 | 데이터 전송방식 |
| JP4517316B2 (ja) | 2000-02-09 | 2010-08-04 | 富士通セミコンダクター株式会社 | データ入出力システム |
| US7010636B1 (en) * | 2000-09-29 | 2006-03-07 | Fluke Networks, Inc. | Method and apparatus for rapid data transfer between dis-similar devices |
| JP2019053600A (ja) * | 2017-09-15 | 2019-04-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びデータ比較方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55119720A (en) * | 1979-03-09 | 1980-09-13 | Tokyo Electric Power Co Inc:The | Operation processing unit |
| JPS5789128A (en) * | 1980-11-25 | 1982-06-03 | Hitachi Ltd | Controlling system for information interchange |
| US5109501A (en) * | 1986-10-13 | 1992-04-28 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus having a transferable data counter |
| JPH01103341A (ja) * | 1987-10-16 | 1989-04-20 | Nec Corp | アドレス検出回路 |
| US5089951A (en) * | 1987-11-05 | 1992-02-18 | Kabushiki Kaisha Toshiba | Microcomputer incorporating memory |
| US5202969A (en) * | 1988-11-01 | 1993-04-13 | Hitachi, Ltd. | Single-chip-cache-buffer for selectively writing write-back and exclusively writing data-block portions to main-memory based upon indication of bits and bit-strings respectively |
| US5276850A (en) * | 1988-12-27 | 1994-01-04 | Kabushiki Kaisha Toshiba | Information processing apparatus with cache memory and a processor which generates a data block address and a plurality of data subblock addresses simultaneously |
| KR940009702B1 (ko) * | 1989-11-29 | 1994-10-17 | 마쯔시다덴기산교 가부시기가이샤 | 데이터전송장치 |
| JPH0496163A (ja) * | 1990-08-08 | 1992-03-27 | Nec Corp | Ｄｍａコントローラ |
-
1993
- 1993-01-07 JP JP00115193A patent/JP3387538B2/ja not_active Expired - Fee Related
- 1993-02-01 EP EP93101521A patent/EP0554819B1/en not_active Expired - Lifetime
- 1993-02-01 DE DE69325600T patent/DE69325600T2/de not_active Expired - Fee Related
- 1993-02-01 US US08/011,698 patent/US5485582A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0554819B1 (en) | 1999-07-14 |
| DE69325600D1 (de) | 1999-08-19 |
| JPH05282248A (ja) | 1993-10-29 |
| EP0554819A1 (en) | 1993-08-11 |
| US5485582A (en) | 1996-01-16 |
| DE69325600T2 (de) | 1999-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7096296B2 (en) | Supercharge message exchanger | |
| US6363444B1 (en) | Slave processor to slave memory data transfer with master processor writing address to slave memory and providing control input to slave processor and slave memory | |
| US6272583B1 (en) | Microprocessor having built-in DRAM and internal data transfer paths wider and faster than independent external transfer paths | |
| JP3387538B2 (ja) | データ転送装置，プロセサエレメント及びデータ転送方法 | |
| EP0578749B1 (en) | Apparatus and method for fast i/o transfer | |
| US6718405B2 (en) | Hardware chain pull | |
| JPH08241199A (ja) | データ処理システム | |
| US5561818A (en) | Microprocessor and data processing system for data transfer using a register file | |
| WO2001025941A1 (en) | Multiprocessor computer systems with command fifo buffer at each target device | |
| JP2534321B2 (ja) | デ―タ転送制御方法及び装置 | |
| JPH07182849A (ja) | Ｆｉｆｏメモリ | |
| KR0152296B1 (ko) | 데이터 전송장치와 그것을 사용한 프로세서 엘리먼트 | |
| SU1176339A1 (ru) | Устройство дл сопр жени цифровой вычислительной машины с устройством ввода изображений | |
| JP3078594B2 (ja) | 画像記憶装置 | |
| JPH03252848A (ja) | スプリットバスにおける可変バス幅指定方式及び可変バス幅情報受信方式 | |
| JPS6140658A (ja) | デ−タ処理装置 | |
| JPS5936838A (ja) | インタフエ−ス制御方式 | |
| JPH0685154B2 (ja) | 中間バッファ制御方式 | |
| JPH02187849A (ja) | バス・インターフェース装置 | |
| JPH01281554A (ja) | バス制御方式 | |
| JPS5856126A (ja) | デ−タ転送装置 | |
| JP2001134513A (ja) | データ通信システム | |
| JPH01259441A (ja) | バスインタフエース装置 | |
| JPH01185712A (ja) | 情報処理装置 | |
| JPS62111337A (ja) | メモリ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000516 |
|
| LAPS | Cancellation because of no payment of annual fees |